| 主权项 |
1.一种规划个别包含一第一扩散区与一第二扩散区之一或更多记忆胞的方法,包含:施加一第一电压至第一扩散区,该电压足以使能够规划记忆胞,并与是否要规划记忆胞无关;以及根据是否要规划记忆胞而同时施加一第二成第三电压至第二扩散区。其中,第二电压小于第一电压。2.如申请专利范围第1项之方法,其中,第二电压可规划记忆胞,而第三电压无法规划记忆胞,其中,第二电压小于第三电压。3.如申请专利范围第1项之方法,其中,记忆胞包含一耦合第一与第二扩散区并能开启之半导体通道,至少部分位在半导体通道上面之一或更多储存元件,及至少部分位在一或更多储存元件上面之一或更多闸,其中之规划包含施加闸电压至一或更多闸,该电压足以使能够规划记忆胞。4.如申请专利范围第3项之方法,其中,一或更多闸包含一至少部分位在储存元件上面之选取闸,其中,施加闸电压包含:施加一第四电压至选取闸,该电压足以使能够规划记忆胞。5.如申请专利范围第3项之方法,其中,一或更多储存元件包含一至少部分位在半导体通道上面之储存元件且一或更多闸包含一至少部分位在储存元件上面且至少部分位在半导体通道上面之选取闸,其中,施加闸电压包含:施加一第五电压,该电压足以使能够规划记忆胞。6.如申请专利范围第3项之方法,其中,一或更多储存元件包含部分位在半导体通道上面之一第一与第二储存元件,一或更多闸包含至少部分位在对应之第一与第二储存元件上面之一第一与一第二操控闸,及至少部分位在半导体通道上面之一选取闸,其中,施加闸电压包含:施加一第六电压至第一操控闸,该电压足以开启半导体通道;以及施加一第七电压至第二操控闸,该电压足以能够规划记忆胞之第二储存元件。7.如申请专利范围第3项之方法,其中,第二、第三及闸电压具数种位准,该电压足以将多値资料规划成至少其中之一该记忆胞。8.一种记忆胞规划方法,规划以列与行配置之记忆胞阵列中的记忆胞,该记忆胞阵列包括延着行的方向延伸之位元线,该方法包含:为了同时规划,辨识沿着一列之衆多第一与第二接邻记忆胞对,该记忆胞对至少有一胞是位在接邻对之间,该对个别包含一位在其间之一共享位元线,耦合至第一胞之第一位元线及一耦合至第二胞之第二位元线;施加一第一电压至个别对之共享位元线,该电压足以使能够规划该对之第一与第二胞;以及根据是否要规划各别之第一或第二胞,施加一第二或一第三电压至个别对之各第一与第二位元线。9.如申请专利范围第8项之方法,其中,第二电压小于第一电压。10.如申请专利范围第8项之方法,其中,第二电压小于第三电压。11.如申请专利范围第8项之方法,其中,第三电压小于第一电压。12.如申请专利范围第8项之方法,其中,记忆胞个别包含能够开启之半导体通道,且其中之记忆胞是个别耦合至操控线,该操控线是沿行方向延伸,其中之规划包含:施加一第四电压至个别对之操控线,该电压能开启各别记忆胞之半导体通道。13.如申请专利范围第8项之方法,其中,记忆胞个别包含两储存元件,且记忆胞对个别包含接邻储存元件,其中,正在规划接邻之储存元件。14.如申请专利范围第13项之方法,其中,记忆胞个别包含能够开启之半导体通道,且其中,记忆胞对应于胞之两储存元件,个别耦合至两操控线,该操控线是沿行方向延伸,其中之规划包含:对应于个别对之接邻储存元件,施加一第五电压至操控线,该电压足以使能够规划接邻储存元件;以及对应于个别对之非接邻储存元件,施加一第六电压至操控线,该电压能开启各别记忆胞之半导体通道。15.如申请专利范围第8项之方法,其中,第一、第二与第三电压具数种位准,该电压足以将多値资料规划成至少其中之一记忆胞。16.如申请专利范围第8项之方法,其中,对于不同时距施加第一、第二与第三电压,该电压足以将多値资料规划成至少其中之一记忆胞。17.一种记忆胞规划方法,规划以列及行配置的记忆胞阵列中的记忆胞,该记忆胞阵列包括延着行方向延伸之操控线,该方法包含:为了同时规划,辨识沿着一列之衆多第一与第二接邻记忆胞对,该记忆胞对至少有一胞是位在接邻对之间;以及根据是否要规划各别之第一或第二胞,施加一第一或一第二电压至个别对之各操控线。18.一种记忆胞规划方法,规划以行与列配置的记忆胞阵列中的记忆胞,该记忆胞阵列包括延着行方向延伸之操控线,该该方法包含:为了同时规划,辨识沿着一列之衆多第一与第二接邻记忆胞对,该记忆胞对至少有一胞是位在接邻对之间,该对个别包含两接邻操控线及一耦合至第一胞之第一操控线以及一耦合至第二胞之第二操控线;施加一第一电压至个别对之接邻操控线,该电压足以使能够规划该对之第一与第二胞;以及根据是否要规划各别之第一或第二胞,施加一第二或一第三电压至个别对之各第一与第二操控线。19.如申请专利范围第18项之方法,其中,记忆胞个别包含一能开启之半导体通道,其中:第二电压能开启半导体通道;以及第三电压不能开启半导体通道。20.如申请专利范围第18项之方法,其中,第三电压小于第二电压。21.如申请专利范围第18项之方法,其中,该对个别包含位在其间之一共享位元线,一耦合至第一胞之第一位元线及一耦合至第二胞之第二位元线,该位元线沿行方向延伸,其中之规划包含:施加一第四电压至个别对之共享位元线,该电压足以使能够规划该对之第一与第二胞;以及施加一第五电压至个别对之各第一与第二位元线,其中之第五电压小于第四电压。22.如申请专利范围第18项之方法,其中,第一、第二与第三电压具数种位准,该电压足以将多値资料规划成至少其中之一记忆胞。23.如申请专利范围第18项之方法,其中,对于不同时距施加第一、第二与第三电压,该电压足以将多値资料规划成至少其中之一记忆胞。24.一种记忆胞读取方法,规划以行与列的记忆胞阵列中的记忆胞,该记忆胞阵列包含延着行方向延伸之位元线,该方法包含:为了同时读取,辨识沿着一列之衆多第一与第二接邻记忆胞对,该记忆胞对至少有一胞是位在接邻对之间,该对个别包含其间之一共享位元线,一耦合至第一胞之第一位元线及一耦合至第二胞之第二位元线;施加一第一电压至个别对之共享位元线,该电压足以使能够读取该对之第一与第二胞;施加一第二电压至个别之第一与第二位元线,该电压足以使能够读取该对之第一与第二胞;以及感测到经由个别对之第一与第二位元线所产生之电流加以读取记忆胞。25.如申请专利范围第24项之方法,其中,位元线是耦合加以个别地感测放大器,其中,电流之感测包含:经由感测放大器个别驱动位元线之电流;以及个别感测位元线之放大电流加以读取记忆胞。26.如申请专利范围第24项之方法,其中,第一电压小于第二电压。27.如申请专利范围第24项之方法,其中,记忆胞个别包含能够开启之半导体通道,且该对个别包含接邻操控线,一耦合至第一胞之第一操控线及一耦合至第二胞之第二操控线,该操控线是沿行方向延伸,其中之读取包含:施加一第三电压至个别对之接邻操控线,该电压足以使能够读取该对之第一与第二胞;以及施加一第四电压至个别对之各第一与第二操控线,该电压能开启记忆胞之各别半导体通道。28.如申请专利范围第24项之方法,其中之电流具数个値,该电流能个别读取记忆胞之数个状态。图式简单说明:第1图为一具有快闪式记忆胞阵列之记忆体系统之方块图。第2图为一记忆胞阵列之概要图。第3图为与单记忆胞有关之本发明实施例。第3a-d图为具有选取闸位在储存元件顶部上之记忆胞以及用以规划与读取之电压位准。第4a-d图为具有选取闸部分位在储存元件顶部上之记忆胞以及用以规划与读取之电压位准。第5a-d图为双记忆胞以及用以规划与读取第二储存元件之电压位准。第6a-h图为双记忆胞阵列以及用以规划与读取之电压位准。 |
