| 主权项 |
1.一种薄膜磁性体记忆装置,包括:记忆体阵列,将各自记忆以磁性所写入之资料之复数记忆体单元配置成行列状;复数位元线,各自和复数记忆体单元行对应的设置;复数行选择线,各自和该复数记忆体单元行对应的设置;位址解码器,在资料写入时按照行选择结果设定复数行选择线之电压;以及第一及第二写入用控制电路,各自和该记忆体阵列之两侧对应的配置,在该资料写入时用以供给该复数位元线之中之选择位元线方向按照写入资料之资料写入电流;该第一写入用控制电路包括:第一驱动器,在该资料写入时,将第一及第二电压之按照该写入资料之一方和第一共用节点在电气上连接;及复数第一开关电路,各自设置于该复数位元线之一端侧之各端和该第一共用节点之间,按照该复数行选择线之中之对应之一条之电压位准变成导通;该第二写入用控制电路包括:第二驱动器,在该资料写入时,将第一及第二电压之按照该写入资料之另一方和第二共用节点在电气上连接;及复数第二开关电路,各自设置于该复数位元线之另一端侧之各端和该第二共用节点之间,按照该复数行选择线之中之对应之一条之电压位准变成导通。2.如申请专利范围第1项之薄膜磁性体记忆装置,其中,该复数行选择线包括:复数第一及第二行选择线,各自和该复数记忆体单元行对应的设置;各该第一开关电路按照该复数第一行选择线之中之对应之一条之电压位准变成导通;各该第二开关电路按照该复数第二行选择线之中之对应之一条之电压位准变成导通。3.如申请专利范围第1项之薄膜磁性体记忆装置,其中,各该第一及第二开关电路具有:电场效应型电晶体;各该第一开关电路之电场效应型电晶体具有:闸极,配置于该第一共用节点和该复数位元线之中之对应之位元线之一端侧之间,和该复数行选择线之中之对应之行选择线连接;各该第二开关电路之电场效应型电晶体具有:闸极,配置于该第二共用节点和该复数位元线之中之对应之位元线之另一端侧之间,和该复数行选择线之中之对应之行选择线连接。4.如申请专利范围第1项之薄膜磁性体记忆装置,其中,该第一驱动器具有:复数第一驱动器单元,各自和该复数第一开关电路对应的设置;该第二驱动器具有:复数第二驱动器单元,各自和该复数第二开关电路对应的设置;在该资料写入时,各该第一驱动器单元将该第一及第二电压之按照该写入资料之该一方和该第一共用节点在电气上连接,各该第二驱动器单元将该第一及第二电压之按照该写入资料之该另一方和该第二共用节点在电气上连接。5.如申请专利范围第1项之薄膜磁性体记忆装置,其中,该记忆体阵列沿着行方向分割成复数记忆区块;各该位元线在各该记忆体单元行,各自和该复数记忆区块对应的分割;该第一及第二写入用控制电路设置于各该记忆区块;该复数记忆区块共用该复数行选择线及该位址解码器。6.一种薄膜磁性体记忆装置,包括:第1个至第N个为止之N个(N:2以上之自然数)记忆区块,各自具有:行列状之记忆以磁性所写入之资料之复数记忆体单元,而且彼此共用记忆体单元行;复数位元线,各自和复数记忆体单元行对应的设置,由该N个记忆区块共用;以及第1个至第(N+1)个为止之(N+1)个写入用控制电路,对于各该记忆区块使用在列方向相邻之区域和各该记忆区块交互的配置;各该写入用控制电路和该复数位元线连接,在资料写入时供给选择位元线按照写入资料之位准之资料写入电流;在选择了第I个(I:1~N为止之自然数)记忆区块之情况,第1个至第I个为止之写入用控制电路各自将该复数位元线之中之该选择位元线和第一及第二电压之按照该写入资料之该一方在电气上连接,第(I+1)个至第(N+1)个为止之写入用控制电路各自将该复数位元线之中之该选择位元线和第一及第二电压之按照该写入资料之该另一方在电气上连接。7.一种薄膜磁性体记忆装置,包括:记忆体阵列,将各自记忆以磁性所写入之资料之复数记忆体单元配置成行列状;复数位元线,各自和复数记忆体单元行对应的设置;以及第一及第二写入用控制电路,各自和该记忆体阵列之两侧对应的配置,在该资料写入时用以供给该复数位元线之中之选择位元线资料写入电流;该记忆体阵列在列方向分割成复数区块单元;还包括:复数第一及第二资料线,各自和该复数区块单元对应的设置;及第一位址解码器,在该资料写入时,各自向该复数第一及第二资料线之中之和选择区块单元对应之第一及第二资料线传达按照该写入资料之互补之第一及第二资料信号;该第一写入用控制电路包括:复数第一写入控制单元,各自和该复数区块单元对应的设置;第二写入用控制电路包括:复数第二写入控制单元,各自和该复数区块单元对应的设置;各该第一写入控制单元具有:第一驱动器,在该资料写入时,按照向对应之第一资料线传达之该第一资料信号将在各该第一写入控制单元所设置之第一共用节点和该第一及第二电压之一方在电气上连接;及复数第一开关电路,各自控制该第一共用节点和对应之区块单元之中之位元线群之各位元线之间之连接;各该第二写入控制单元具有:第二驱动器,在该资料写入时,按照向对应之第二资料线传达之该第二资料信号将在各该第二写入控制单元所设置之第二共用节点和该第一及第二电压之另一方在电气上连接;及复数第二开关电路,各自控制该第二共用节点和对应之区块单元之中之该位元线群之各位元线之间之连接;还包括:第二位址解码器,按照行选择结果使该复数第一及第二开关电路选择性的变成导通。8.如申请专利范围第7项之薄膜磁性体记忆装置,其中,对于该复数区块单元共同的设置该第二位址解码器;该薄膜磁性体记忆装置还包括:复数第二行选择线,各自和该复数第二开关电路对应的配置;对于各该第一写入控制单元内之各一个之该复数第一开关电路共同的设置各该第一行选择线;对于各该第二写入控制单元内之各一个之该复数第二开关电路共同的设置各该第二行选择线;该第二位址解码器向该复数第一及第二行选择线传达按照该行选择结果之行选择信号。9.如申请专利范围第7项之薄膜磁性体记忆装置,其中,该复数区块单元沿着行方向分割成复数记忆区块;各该位元线在各该记忆体单元行,各自和该复数记忆区块对应的分割;该第一及第二写入用控制电路设置于各该记忆区块;该复数记忆区块共用该复数第一及第二资料线;该复数记忆区块共用该第一位址解码器,在各该记忆区块设置该第二位址解码器。10.一种薄膜磁性体记忆装置,包括:第1个至第N个为止之N个(N:2以上之自然数)记忆区块,各自具有:行列状之记忆以磁性所写入之资料之复数记忆体单元,而且彼此共用记忆体单元行;各该记忆区块包括:复数位元线,各自和复数记忆体单元行对应的设置;还包括:第1个至第(N+1)个之(N+1)个写入用控制电路,对于各该记忆区块在行方向和该N个记忆区块交互的配置,各自在资料写入时供给选择位元线按照写入资料之位准之资料写入电流;第一资料线,对于第奇数个写入用控制电路共同的配置;第二资料线,对于第偶数个写入用控制电路共同的配置;及第一位址解码器,在该资料写入时,对于该第一及第二资料线各自传达按照该写入资料之互补之第一及第二资料信号;各该写入用控制电路包括:第一连接控制电路及第二连接控制电路之至少一方,第一连接控制电路控制在各该记忆区块之该复数位元线之一端侧和在各该写入用控制电路所设置之共用节点之连接,第二连接控制电路控制该复数位元线之另一端侧和该共用节点之连接;及驱动器,在资料写入时,和第一及第二资料线之其中一方连接,按照该第一及第二资料信号之一方将该共用节点和该第一及第二电压之其中一方在电气上连接;还包括:复数第二位址解码器,各自和该复数写入用控制电路对应的设置,各自按照记忆区块之选择信号及行选择结果控制该第一及第二连接控制电路之其中一方。11.如申请专利范围第10项之薄膜磁性体记忆装置,其中,按照该记忆区块选择信号选择各自和与选择记忆区块相邻之2个写入用控制电路对应之2个第二位址解码器;在各该写入用控制电路,各该第一连接控制电路包括:复数第一开关电路,按照该行选择结果控制该复数位元线之一端侧和该共用节点之各自之间之连接;各该第二连接控制电路包括:复数第二开关电路,按照该行选择结果控制该复数位元线之一端侧和该共用节点之各自之间之连接;该2个第二位址解码器之中之一方按照该行选择结果将该选择位元线之一端侧和在各该写入用控制电路所设置之该共用节点之间在电气上连接;该2个第二位址解码器之中之另一方按照该行选择结果将该选择位元线之另一端侧和在各该写入用控制电路所设置之该共用节点之间在电气上连接。12.一种薄膜磁性体记忆装置,其中,包括:记忆体阵列,将各自记忆以磁性所写入之资料之复数记忆体单元配置成行列状;该记忆体阵列包括:复数位元线,各自和复数记忆体单元行对应的设置;该记忆体阵列在列方向分割成复数记忆区块;还包括:复数资料线组,各自和该复数区块单元对应的设置;复数驱动器单元,各自和复数资料线组对应的配置,在资料写入时按照行选择结果供给选择性对应之资料线组资料写入电流;以及第一及第二连接控制电路,设置于各该资料线组;各该资料线组包括:第一及第二资料线;该第一连接控制电路包括:复数第一开关电路,各自控制该对应之区块单元中所含之各位元线之一端侧和对应之第一资料线之间之连接;该第二连接控制电路包括:复数第二开关电路,各自控制该对应之区块单元中所含之各位元线之另一端侧和对应之第二资料线之间之连接;还包括:位址解码器,按照该行选择结果,使该复数第一及第二开关电路选择性的变成导通。13.如申请专利范围第12项之薄膜磁性体记忆装置,其中,各该驱动器单元包括:电流供给电路,供给该对应之资料线组该资料写入电流;该电流供给电路按照该行选择结果及写入资料将第一电压及第二电压之一方及另一方和对应之第一资料线及第二资料线各自在电气上连接。14.如申请专利范围第12项之薄膜磁性体记忆装置,其中,各该驱动器单元还包括:放大器,在资料读出时供给通过选择记忆体单元之资料读出电流后,按照和基准电流之电流差输出读出资料;该放大器和该对应之第一资料线在电气上连接;在该资料读出时,该放大器按照该区块选择信号及行选择结果供给该对应之第一资料线该资料读出电流;在该资料读出时,该位址解码器按照该行选择结果,使该复数第一开关电路选择性的变成导通,使该复数第二开关电路全部变成不导通。15.如申请专利范围第12项之薄膜磁性体记忆装置,其中,各该区块单元包括:比较记忆体单元列,由配置成共用同一记忆体单元行之复数比较单元构成;复数字元线,各自和记忆体单元列对应的设置;第一比较字元线,和该复数比较单元之中之偶数列之比较单元对应的设置;及第二比较字元线,和该复数比较单元之中之奇数列之比较单元对应的设置;该薄膜磁性体记忆装置包括:列解码,在各该区块单元共同的设置,在资料读出时,按照行选择结果选择该复数字元线之中之一条和第一及第二比较字元线之其中一方;各该驱动器单元还包括:放大器,在资料读出时供给通过选择记忆体单元之资料读出电流后,按照和基准电流之电流差输出读出资料;该放大器和该对应之第一及第二资料线在电气上连接;在该资料读出时,在选择位元线系奇数行之情况,该位址解码器按照该行选择结果将该选择位元线之一端侧和该第一资料线在电气上连接,按照该行选择结果将偶数行之位元线之另一瑞侧之中之至少一条和该第二资料线在电气上连接;该列解码器为了供给该资料读出电流,按照列选择结果令和该选择记忆体单元对应之字元线及该第一比较字元线变成活化;在该资料读出时,在选择位元线系偶数行之情况,该位址解码器按照该行选择结果将该选择位元线之一端侧和该第一资料线在电气上连接,按照该行选择结果将奇数行之位元线之另一端侧之中之至少一条和该第二资料线在电气上连接;该列解码器为了供给该资料读出电流,按照列选择结果令和该选择记忆体单元对应之字元线及该第二比较字元线变成活化。图式简单说明:图1系本发明之实施例1之MARA组件之整体构造图。图2系本发明之实施例1之行选择系电路及成为行选择对象之记忆体阵列之构造图。图3系在选择了选择位元线之情况之资料写入之各信号线之信号波形图。图4系本发明之实施例1之变形例1之行选择系电路之电路构造图。图5系本发明之实施例1之变形例2之行选择系电路之电路构造图。图6系本发明之实施例2之行选择系电路之电路构造图。图7系列选择系电路之记忆区块之周边区域之电路构造图。图8A及8B系解码电路之电路构造图。图9系在选择了记忆区块之情况使资料写入电流流向选择位元线时之各信号线之信号波形图。图10系本发明之实施例3之行选择系电路之电路构造图。图11系在列解码器410按照列位址之输入产生之选择信号之解码表。图12系解码电路之电路构造图。图13系按照选择信号及写入资料在各解码电路产生之解码信号之解码表。图14系本发明之实施例3之之变形例1之行选择系电路之电路构造图。图15系解码电路之电路构造图。图16系按照选择信号及写入资料在各解码电路产生之解码信号之解码表。图17系本发明之实施例3之之变形例2之行选择系电路之电路构造图。图18系本发明之实施例4之行选择系电路之电路构造图。图19系表示在记忆体阵列选择了位元线之情况之时序图。图20系本发明之实施例5之行选择系电路之电路构造图。图21系本发明之实施例5之之变形例1之行选择系电路之电路构造图。图22系在相邻之2个记忆区块之间配置之资料写入电流控制电路之电路构造图。图23系本发明之实施例6之行选择系电路之电路构造图。图24系表示驱动器单元所含之驱动器之电路构造图。图25系表示具有基准位元线之记忆区块之部分区域之构造图。图26系表示本发明之实施例6之行选择系电路之动作之时序图。图27系本发明之实施例6之之变形例1之行选择系电路之电路构造图。图28系表示记忆区块及记忆区块之部分区域之时序图。图29系表示本发明之实施例6之之变形例1之行选择系电路之动作之时序图。图30系表示具有磁性隧道接面部之记忆体单元之构造之概略图。图31系说明自MTJ记忆体单元之资料读出动作之概念图。图32系说明对于MTJ记忆体单元之资料写入动作之概念图。图33系说明在写入资料时之资料写入电流和隧道磁阻元件之磁化方向之关系之概念图。图34系表示将MTJ记忆体单元密集配置成行列状之MARA组件之行选择系电路之构造图。图35系表示写入控制单元BLUa之电路构造图。图36系在选择了选择位元线之情况之各信号线之信号波形图。 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