| 主权项 |
1.一种可降低同时切换输出效应的输出电路,用以处理包含有复数个位元讯号的一输出资料,包括:复数个输出缓冲器,每一该输出缓冲器包含一延迟单元、一上推单元与一下推单元,该延迟单元连接至该上推单元与该下推单元,且该上推单元与该下推单元串联于一电源电压与一接地电压之间,而该上推单元与该下推单元所连接的一节点即为一输出端,其中,每一该位元讯号可对应至该些输出缓冲器其中之一,且连接至对应的该输出缓冲器内的该延迟单元;以及一比较电路,该比较电路接收该输出资料并与上一笔输出资料相比较,用以产生一延迟讯号输出至该些输出缓冲器内的该些延迟单元。2.如申请专利范围第1项所述之可降低同时切换输出效应的输出电路,其中当一高准位切换至一低准位的位元讯号数目大于该低准位切换至该高准位的位元讯号数目时,延迟该低准位切换至该高准位的所有该些位元讯号在一上推延迟时间后输出,且延迟该高准位切换至该低准位的所有该些位元讯号在一下推延迟时间后输出,其中该上推延迟时间大于该下推延迟时间。3.如申请专利范围第2项所述之可降低同时切换输出效应的输出电路,其中该上推延迟时间与该下推延迟时间系用以使得该些位元讯号中该低准位切换至该高准位的时间点约等于该高准位切换至该低准位的时间点。4.如申请专利范围第2项所述之可降低同时切换输出效应的输出电路,其中该上推延迟时间为一基本延迟时间加一第一偏移时间,该下推延迟时间为该基本延迟时间减一第二偏移时间。5.如申请专利范围第1项所述之可降低同时切换输出效应的输出电路,其中当一低准位切换至一高准位的位元讯号数目大于该高准位切换至该低准位的位元讯号数目时,延迟该高准位切换至该低准位的所有该些位元讯号在一下推延迟时间后输出,且延迟该低准位切换至该高准位的所有该些位元讯号在一上推延迟时间后输出,其中下推延迟时间大于该上推延迟时间。6.如申请专利范围第5项所述之可降低同时切换输出效应的输出电路,其中该下推延迟时间与该上推延迟时间系用以使得该些位元讯号中该高准位切换至该低准位的时间点约等于该低准位切换至该高准位的时间点。7.如申请专利范围第5项所述之可降低同时切换输出效应的输出电路,其中该下推延迟时间为该基本延迟时间加一第三偏移时间,该上推延迟时间为该基本延迟时间减一第四偏移时间。8.如申请专利范围第1项所述之可降低同时切换输出效应的输出电路,其中该延迟单元包括:一加减法器,电连接至该比较电路与输出讯号中之相对应位元,其系将一预设値与该比较电路所产生之延迟讯号进行一运算得致一结果并输出,而该运算系因应该比较电路所发出之一控制信号与输出讯号中相对应位元之控制而决定为加法或减法;以及一可调整延迟电路,电连接于该加减法器与输出讯号中之相对应位元,其后因应该加减法器所输出之结果而决定其提供给输出讯号中相对应位元之延迟时间之长短。9.如申请专利范围第8项所述之可降低同时切换输出效应的输出电路,其中该控制信号系代表当输出讯号中高准位切换至低准位的位元讯号数目大于或小于低准位切换至高准位的位元讯号数目之状态。10.如申请专利范围第8项所述之可降低同时切换输出效应的输出电路,其中该可调整延迟电路包含:复数个串接的缓冲器,该输出资料中之相对应位元系输入至该些串接的缓冲器中第一个缓冲器的输入端;以及一多工器,电连接于该加减法器,其具有复数个输入端,每一该输入端可对应连接至串接的该些缓冲器的输出端,且该等输入端其中之一连接至该输出讯号中之相对应位元,该加减法器所输出之结果用以选择该多工器的该些输入端其中之一来输出。11.一种降低同时切换输出效应之输出资料的控制方法,该输出资料包括有复数个位元讯号,包括下列步骤:比较该输出资料与前一笔输出资料;当一高准位切换至一低准位的位元讯号数目大于该低准位切换至该高准位的位元讯号数目时,延迟该低准位切换至该高准位的所有该些位元讯号在一第一上推延迟时间后输出,延迟该高准位切换至该低准位的所有该些位元讯号在一第一下推延迟时间后输出,其中该第一上推延迟时间大于该第一下推延迟时间;以及当该低准位切换至该高准位的位元讯号数目大于该高准位切换至该低准位的位元讯号数目时,延迟该高准位切换至该低准位的所有该些位元讯号在一第二下推延迟时间后输出,延迟该低准位切换至该高准位的所有该些位元讯号在一第二上推延迟时间后输出,其中该第二下推延迟时间大于该第二上推延迟时间。12.如申请专利范围第11项所述之降低同时切换输出效应之输出资料的控制方法,其中当第一上推延迟时间大于该第一下推延迟时间时,该第一上推延迟时间为一基本延迟时间加一第一偏移时间,该第一下推延迟时间为该基本延迟时间减一第二偏移时间。13.如申请专利范围第11项所述之降低同时切换输出效应之输出资料的控制方法,其中当第二下推延迟时间大于该第二上推延迟时间时,该第二下推延迟时间为该基本延迟时间加一第三偏移时间,该第二上推延迟时间为该基本延迟时间减一第四偏移时间。14.如申请专利范围第11项所述之降低同时切换输出效应之输出资料的控制方法,其中延迟该低准位切换至该高准位的所有该些位元讯号该第一或第二上推延迟时间后输出与延迟该高准位切换至该低准位的所有该些位元讯号该第一或第二下推延迟时间后输出,用以使得该些位元讯号中该低准位切换至该高准位的时间点约等于该高准位切换至该低准位的时间点。图式简单说明:第1图其所绘示为习知积体电路内的输出电路;第2(a)至2(c)图,其所绘示为习知位元讯号在输出端状态转换时的波形变化示意图;第3图(a)(b)其所绘示为本发明可降低同时切换输出效应的输出电路及其内部电路;第4图其所绘示为可调整延迟电路的一实施例;以及第5(a)至5(c)图其所绘示为本发明位元讯号输出状态转换时的波形变化示意图。 |
