| 主权项 |
1.一种半导体装置,系为具有,藉由第1电源电压所驱动,用以接收具有较上述第1电源电压低的振幅电压的第1信号的第1模式;及藉由较上述第1电源电压低的第2电源电压所驱动,用以接收具有较上述第2电源电压低的第2振幅电压的第2信号的第2模式,其包含有:具备第1逻辑电路,藉由于上述第1模式被活性化且与上述第2电源电压相同位准的第1内部电源电压所驱动,检测上述第1信号位准是否较第1临限电压高,输出回应该检测结果的位准信号;第2逻辑电路,藉由于上述第2模式被活性化且较上述第1内部电源电压低的第2内部电源电压所驱动,检测上述第2信号位准是否较第2临限电压高,输出回应该检测结果的位准的信号;及内部电路,回应上述第1及第2逻辑电路的输出信号进行指定的动作。2.如申请专利范围第1项之半导体装置,其中,又具备第3逻辑电路,系藉由上述第2内部电源电压所驱动,接收上述第1及第2的逻辑电路的输出信号,于上述第1模式时,将上述第1逻辑电路的输出信号供给上述内部电路,于上述第2模式时,将上述第2逻辑电路的输出信号供给上述内部电路。3.如申请专利范围第1项之半导体装置,其中,又具备振幅变换电路,系将上述第2逻辑电路的输出信号的振幅电压变换为上述第1内部电源电压;及第3逻辑电路,系藉由上述第1内部电源电压所驱动,接收上述第1逻辑电路及上述振幅变换电路的输出信号,于上述第1模式时,将上述第1逻辑电路的输出信号供给上述内部电路,于上述第2模式时,将上述振幅变换电路的输出信号供给上述内部电路。4.如申请专利范围第3项之半导体装置,其中,又具备第1延迟电路,具有第1延迟时间,于上述第1模式时,将上述第3逻辑电路的输出信号延迟后供给上述内部电路;及第2延迟电路,具有仅于振幅变换电路的延迟时间段较上述第1延迟时间短的第2延迟时间,于上述第2模式时,将上述第3逻辑电路的输出信号延迟后供给上述内部电路。5.如申请专利范围第1项之半导体装置,其中,又具备第1电压产生电路,生成上述第1内部电源电压;及第2电压产生电路,生成上述第2内部电源电压。6.如申请专利范围第1项之半导体装置,其中,上述半导体装置又于上述第1模式时,接收第1输出用电源电压,于上述第2模式时,接收较上述第2电源电压低的第2输出用电源电压,上述半导体装置又具备电压产生电路,生成上述第1内部电源电压;及输出电路,系藉由上述第1及第2输出用电源电压所驱动,将由上述内部电路生成的信号输出至外部,上述第2输出用电源电压,系作为上述第2内部电源电压使用。7.如申请专利范围第2项之半导体装置,其中,又具备第1电压产生电路,于上述第1及第2模式时,生成上述第1内部电源电压;第2电压产生电路,于上述第2模式时,生成上述第2内部电源电压;及开关元件,系连接于上述第1及第2电压产生电路的输出节点间,且于上述第1模式时导通,上述第3逻辑电路,系于上述第1模式时藉由上述第1内部电源电压所驱动。8.如申请专利范围第1项之半导体装置,其中,上述半导体装置又接收输出用电源电压,上述半导体装置又具备外部端子,接收上述第1及第2信号;保护电路,含有连接于上述外部端子与上述输出用电源电压的线路间的二极体元件,及连接于上述外部端子与上述第1及第2逻辑电路的输入节点间的电阻元件,用以从供给外部端子的突波电压保护上述第1及第2逻辑电路;以及输出电路,藉由上述输出用电源电压所驱动,将上述内部电路所生成的信号输出至外部。9.如申请专利范围第8项之半导体装置,其中,上述电阻元件,系藉由形成于接收基准电压的P型井表面的N型扩散层所形成。10.一种半导体装置,系为具有,接收第1输出用电源电压的第1模式;及接收较上述第1输出用电源电压低的第2输出用电源电压的第2模式,其包含有:具备进行指定动作的内部电路;及输出电路,藉由上述第1及第2输出用电源电压所驱动,将上述内部电路生成的信号输出至外部,上述输出电路备有第1之P型电晶体,其第1电极接收上述第1及第2输出用电源电压,其第2电极连接于输出节点;电压供给电路,于上述第1模式时输出接地电压,于上述第2模式时输出预先指定的负电压;及开关元件,其一端电极与第1之P型电晶体的闸极连接,另一端电极接收上述电压供给电路的输出电压,根据上述内部电路生成的信号形成导通/非导通状态。11.如申请专利范围第10项之半导体装置,其中,上述电压供给电路备有第2之P型电晶体,系连接于上述接地电压的线路与上述开关元件的另一端电极间;第1电容,其一端电极连接于上述第2之P型电晶体的闸极;第2电容,其一端电极与上述开关元件的另一端电极连接;及驱动电路,于上述第1模式时回应指示信号输出的输出命令信号,仅将上述第1电容的另一端电极的电压的电源电压下降,以使上述第2之P型电晶体导通,于上述第2模式时回应上述输出命令信号,仅将上述第2电容的另一端电极的电压的上述电源电压下降,以使上述开关元件之另一端电极的电压降压。12.如申请专利范围第11项之半导体装置,其中,上述驱动电路,系于上述第2模式时回应上述输出命令信号,仅将上述第1电容的另一端电极的电压的上述电源电压下降,以使上述第2之P型电晶体导通,从上述输出命令信号输入开始经过预先指定的时间后,仅使上述第1电容的另一端电极的电压的上述电源电压上升,以使上述第2之P型电晶体成为非导通,同时,仅使上述第2电容的另一端电极的电压的上述电源电压下降,以使上述开关元件之另一端电极的电压降压。13.如申请专利范围第11项之半导体装置,其中,上述电压供给电路又具备第1充电泵电路,系于上述第1模式时回应上述输出命令信号被活性化,从上述第1电容的一端电极排出正电荷;及第2充电泵电路,系于上述第2模式时回应上述输出命令信号被活性化,从上述第2电容的一端电极排出正电荷。14.如申请专利范围第13项之半导体装置,其中,又具备时脉产生电路,系于上述第1模式时,回应上述输出命令信号生成具有第1周期的第1时脉信号,回应指示停止信号的输出而进入待机状态的待机命令信号,生成具有较上述第1周期长的第2周期的第2时脉信号,于上述第2模式时,回应上述输出命令信号生成上述第2时脉信号,上述第1及第2充电泵电路,系藉由上述时脉产生电路所生成的第1及第2时脉信号所驱动。15.如申请专利范围第10项之半导体装置,其中,上述半导体装置,又具有以较低速率输出信号的低速通过速率模式,上述电压供给电路,于上述低速通过速率模式时,即使于上述第2模式时仍输出上述接地电压。图式简单说明:图1为显示本发明之实施形态1的DRAM的整体结构的方块图。图2为显示图1所示输入电路内含有的时脉缓冲器的结构的电路方块图。图3为显示图2所示NAND闸12的结构的电路图。图4为显示图2所示反相器11的结构的电路图。图5为显示图2所示NAND闸12-14的动作的时间流程图。图6为显示图2所示NAND闸12-14的动作的其他时间流程图。图7为显示图2所示脉冲产生电路的结构的电路方块图。图8为显示图7所示脉冲产生电路的动作的时间流程图。图9为显示实施形态1的变化例的电路方块图。图10为显示本发明之实施形态2的DRAM的输入缓冲器的结构的电路方块图。图11为显示图10所示NOR闸53的结构的电路图。图12为显示图10所示位准转换电路的结构的电路图。图13为显示图10所示输入缓冲器的动作的时间流程图。图14为显示图10所示输入缓冲器的动作的其他时间流程图。图15为显示本发明之实施形态3的DRAM的输入保护电路的结构的电路图。图16为显示图15所示输入保护电路的结构的剖面图。图17为显示实施形态3的变化例的剖面图。图18为显示本发明之实施形态4的DRAM的输出缓冲器的结构的电路图。图19为显示图18所示输出缓冲器的动作的时间流程图。图20为显示图18所示输出缓冲器的动作的其他时间流程图。图21为显示本发明之实施形态5的DRAM的输出缓冲器的要部的电路图。图22为显示本发明之实施形态6的DRAM的时脉产生电路的构成的电路方块图。图23为显示图22所示时脉产生电路的动作的时间流程图。图24为显示图22所示时脉产生电路的动作的其他时间流程图。图25为显示图22-图24中说明的DRAM要部的方块图。图26为显示本发明之实施形态7的DRAM的输出缓冲器的结构的电路方块图。图27为比较TTL系介面与1.8V系介面用的图。图28为显示习知DRAM之时脉缓冲器之构成的电路方块图。图29为显示习知DRAM之输入缓冲器之构成的电路方块图。图30为显示习知DRAM之输入保护电路之构成的电路方块图。图31为显示习知DRAM之输出缓冲器之构成的电路图。 |
