| 主权项 |
1.一种非挥发性记忆体,具备有具有多数字元线、多数位元线、多数非挥发性记忆元件,同一列之非挥发性记忆元件之控制端子连接于共通之字元线,同一行之非挥发性记忆元件之资料输出入端子连接于共通之位元线所构成之记忆体阵列;保持上述多数非挥发性记忆元件之写入资料之资料暂存器;及依据该资料暂存器所保持之写入资料将写入电压施加至上述位元线之写入控制电路;藉写入电压对上述位元线之施加使上述非挥发性记忆元件之临限値改变以记忆资料所构成;其特征在于:各非挥发性记忆元件具有属于多数临限値电压范围中之任一者之临限値电压,临限値电压范围为1系表示消除状态,而其他临限値电压范围系表示写入状态;第1逻辑状态系上述表示消除状态,而第2逻辑状态系表示上述写入状态;上述写入控制电路系构成在上述资料暂存器所保持之写入资料之位元为上述第2逻辑状态时,跳过该位元而对对应于上述第1逻辑状态时之位元之位元线依次施加上述写入电压者。2.如申请专利范围第1项所载之非挥发性记忆体,其中上述写入电压系并行地被施加至预期被施加写入电压之其中2条以上之多数位元线者。3.如申请专利范围第2项所载之非挥发性记忆体,其可变更并行地被施加上述写入电压之位元线之数者。4.如申请专利范围第3项所载之非挥发性记忆体,其具备有用来设定指定并行地被施加上述写入电压之位元线之数之値之暂存器者。5.如申请专利范围第3项所载之非挥发性记忆体,其可变更上述写入电压之1次之施加时间者。6.如申请专利范围第5项所载之非挥发性记忆体,其中上述写入电压之施加时间系决定于时钟脉冲信号,并藉变更该时钟脉冲信号来变更上述写入电压之施加时间者。7.如申请专利范围第6项所载之非挥发性记忆体,其具备有可依据基准时钟脉冲信号产生上述周期不同之时钟脉冲信号之可变分频电路、及用以设定指定该可变分频电路之分频比之値之暂存器,藉改变上述分频比来变更上述时钟脉冲信号之周期者。8.如申请专利范围第6或7项所载之非挥发性记忆体,其具备有可依上述时钟脉冲信号及上述资料暂存器所保持之写入资料逐次输出上述写入电压之移位暂存器者。9.如申请专利范围第8项所载之非挥发性记忆体,其中上述移位暂存器系构成可利用相位互异之2个时钟脉冲信号中之1个施行移位暂存动作,并依上述资料暂存器所保持之写入资料转换上述2个时钟脉冲信号中预备供给之时钟脉冲信号,写入资料之位元为逻辑"1"(或逻辑"0")时,跳过该位元而逐次将写入电压施加至对应于逻辑"0"(或逻辑"1")之位元之位元线者。10.如申请专利范围第8项所载之非挥发性记忆体,其中上述移位暂存器在各移位暂存段具备有直通滙流排与移位滙流排、及转换该直通滙流排与移位滙流排之转换手段,利用上述时钟脉冲信号施行移位暂存动作,同时依照上述资料暂存器所保持之写入资料,使上述转换手段转换上述直通滙流排与移位滙流排,写入资料之位元为逻辑"1"(或逻辑"0")时,跳过该位元而逐次将写入电压施加至对应于逻辑"0"(或逻辑"1")之位元之位元线者。11.如申请专利范围第10项所载之非挥发性记忆体,其中上述移位暂存器与上述位元线之间具有可依上述移位暂存器之各移位暂存段之输出信号将写入电压施加至多数位元线中之1条者。12.如申请专利范围第11项所载之非挥发性记忆体,其中上述资料暂存器系构成可保持对应于上述各位元线之条数之写入资料,在该资料暂存器与上述移位暂存器之间具有选择上述资料暂存器之多数位元中之1个而将其供给至上述移位暂存器中之1个移位暂存段之选择手段者。13.一种半导体积体电路,其特征在于内建有申请专利范围第1项所载之非挥发性记忆体与对该非挥发性记忆体提供写入指令之控制电路所构成者。14.一种非挥发性记忆体之资料写入方法,该非挥发性记忆体具备有具有多数字元线、多数位元线、多数非挥发性记忆元件,同一列之非挥发性记忆元件之控制端子连接于共通之字元线,同一行之非挥发性记忆元件之资料输出入端子连接于共通之位元线所构成之记忆体阵列、与保持上述多数非挥发性记忆元件之写入资料之资料暂存器,藉施行写入电压对上述位元线之施加使上述非挥发性记忆元件之临限値改变以记忆资料所构成;其特征在于:各非挥发性记忆元件具有属于多数临限値电压范围中之任一者之临限値电压,临限値电压范围为1系表示消除状态,而其他临限値电压范围系表示写入状态;第1逻辑状态系上述表示消除状态,而第2逻辑状态系表示上述写入状态;上述资料暂存器所保持之写入资料之位元为上述第2逻辑状态时,跳过该位元而对对应于上述第1逻辑状态时之位元之位元线依次施加写入电压者。15.如申请专利范围第14项所载之非挥发性记忆体之资料写入方法,其大略地施行写入电压对上述多数位元线之施加后,对含被写入之记忆元件而连接于字元线之记忆元件施行核对用之资料读出,在遇有未写入之记忆元件时,仅对连接该未写入之记忆元件之位元线,以异于前次写入动作时所施加之写入电压之施加时间之时间依次施加写入电压者。16.如申请专利范围第15项所载之非挥发性记忆体之资料写入方法,其中施行上述核对用之资料读出而遇有未写入之记忆元件时,仅对连接该未写入之记忆元件之位元线,依次施加异于前次写入动作时所施加之写入电压之写入电压者。17.如申请专利范围第16项所载之非挥发性记忆体之资料写入方法,其对预期被施加上述写入电压之其中2条以上之多数位元线采一面并行一面依次施加写入电压之方式者。18.如申请专利范围第17项所载之非挥发性记忆体之资料写入方法,其施行上述核对用之资料读出而遇有未写入之记忆元件时,仅对连接该未写入之记忆元件之位元线,依次施加异于前次写入动作时所施加之写入电压之写入电压,同时将并行地被施加至上述多数位元线之写入电压之数变更为前次写入动作时之数者。19.一种半导体装置,其特征为具有非挥发性记忆体阵列及中央处理装置,且上述非挥发性记忆体阵列具有多数记忆胞、多数字元线及多数资料线;其中各个记忆胞具有闸极端子、第1端子及第2端子;各个字元线系连接于对应记忆胞之闸极端子;各个资料线系连接于对应记忆胞之第1端子;上述中央处理装置系可对上述非挥发性记忆体阵列作写入处理指示;在上述写入处理中,上述非挥发性记忆体阵列系选择1个字元线,并对该所选择之字元线施加写入电压,即使写入对象之第1记忆胞与第2记忆胞相邻,或者于各个记忆胞间存在1个以上非写入对象之记忆胞之情况下,在第1记忆胞与第2记忆胞之间,隔以第1时间之间隔,依次施加第1电压于连接各自的记忆胞之资料线。20.如申请专利范围第19项之半导体装置,其中上述非挥发性记忆体阵列系在第2时间施加上述第1电压于连接写入对象记忆胞之资料线,而上述第1时间比第2时间短。21.如申请专利范围第20项之半导体装置,其中上述非挥发性记忆体阵列系在施加上述第1电压于连接于上述第1记忆胞之字元线时,开始施加上述第1电压于连接于上述第2记忆胞之字元线。22.如申请专利范围第21项之半导体装置,其中上述非挥发性记忆体阵列系经输入时钟脉冲信号,并基于上述时钟脉冲信号决定上述第1时间及上述第2时间。23.如申请专利范围第19项之半导体装置,其中上述中央处理装置可进一步对上述非挥发性记忆体阵列指示作核对处理。24.如申请专利范围第23项之半导体装置,其中上述非挥发性记忆体阵列于上述核对处理中,如检测出有1个以上之记忆胞之资料写入未完成时,则会反覆上述写入处理。25.如申请专利范围第19项之半导体装置,其中上述非挥发性记忆体阵列具有资料缓冲器,其系具有多数缓冲存储胞者,而上述资料缓冲器可储藏应写入上述记忆胞之资料。26.如申请专利范围第25项之半导体装置,其中各个缓冲胞系连接于对应之资料线,并可保持第1状态与第2状态中其中一个状态;于缓冲胞保持第1状态,与该缓冲胞经资料线连接之记忆胞系作为写入对象之记忆胞;于缓冲胞保持第2状态,与该缓冲胞经资料线连接之记忆胞则作为非写入对象之记忆胞。27.如申请专利范围第19项之半导体装置,其中连接于1群之字元线的各个记忆胞之第2端子系分别互相连接。28.如申请专利范围第19项之半导体装置,其中在写入对象之记忆胞系含第1记忆胞、第2记忆胞及第3记忆胞,而在非写入对象之记忆胞系含第4记忆胞;上述第3记忆胞系邻接于上述第2记忆胞而配置,上述第4记忆胞系配置在上述第1记忆胞与上述第2记忆胞之间;于连接于上述第1记忆胞之资料线施加上述写入电压,经过第1时间后,在连接于上述第2记忆胞之资料线施加上述写入电压;于连接于上述第2记忆胞之资料线施加上述写入电压,经过第1时间后,在连接于上述第3记忆胞之资料线施加上述写入电压。图式简单说明:图1表示应用本发明之内建快闪记忆体之微电脑之一实施例之概略情形之整体方块图。图2表示应用本发明之快闪记忆体电路部之构成例之方块图。图3表示快闪记忆体电路之记忆体阵列之具体的构成例电路图。图4表示快闪记忆体之记忆元件之代表性的构造与写入、消除及后援消除动作时之施加电压之例之说明图。图5表示快闪记忆体写入后与消除后之记忆单元之临限値之分布之一例之说明图。图6表示本发明之快闪记忆体写入程序之一例之流程图。图7表示实施例之快闪记忆体电路在写入动作时写入脉冲施加至各位元线之时间之一例之时间图及写入电流特性之电流波形图。图8表示以往之快闪记忆体电路在写入动作时写入脉冲施加至各位元线之时间之一例之时间图及写入电流特性之电流波形图。图9表示以往之快闪记忆体电路在写入动作时写入脉冲施加至各位元线之时间之另一例之时间图及写入电流特性之电流波形图。图10表示实施例之快闪记忆体电路之写入控制电路之具体例之电路图。图11表示实施例之写入控制电路中提供写入脉冲施加至各位元线之时间之信号之时间图。图12表示实施例之写入控制电路之内部之信号与写入脉冲施加至各位元线之时间之时间图。图13表示产生控制实施例之资料判定及移位控制电路之时钟脉冲之电路之一例之方块构成图。图14表示在图12所示之时间产生写入脉冲之情形中将时钟脉冲之周期增为2倍时之写入脉冲之波形之时间图。图15表示可变分频电路与产生作为基准之写入脉冲之电路部分之构成例之方块图。图16表示施加至各位元线之写入脉冲之另一时间例之时间图。图17表示施加至各位元线之写入脉冲之又一时间例之时间图。图18表示本发明之快闪记忆体写入程序之更具体之例之流程图。图19表示施加至各位元线之写入脉冲之又一时间例之时间图。图20表示施加至各位元线之写入脉冲之再一时间例之时间图。图21表示实施例之快闪记忆体电路之写入控制电路之另一具体例之电路图。图22表示图21之写入控制电路之内部之信号之时间之时间图。图23表示实施例之快闪记忆体电路之写入控制电路之又一具体例之电路图。图24表示构成图23之写入控制电路之锁定电路及选择电路之具体例之电路构成图。 |
