| 主权项 |
1.一种覆晶封装积体电路之静电放电(ESD)保护机制,包括一第一导线层,位于一封装基板上;以及一晶片,包括:一被保护电路,由形成于上述晶片上之一第一高压电源线及一第一低压电源线所供电;以及一ESD箝制电路,耦接于形成在上述晶片上之一第二高压电源线及一第二低压电源线之间;其中上述晶片上之上述第一、第二高压电源线是分开的,且于静电放电事件发生时,上述第一第一高压电源线会藉由上述封装基板上之第一导线层,耦接至上述第二高压电源线。2.如申请专利范围第1项所述之覆晶封装积体电路之静电放电(ESD)保护机制,其中上述晶片上之第一、第二低压电源线是分开的,上述第一低压电源线会藉由封装基板上之其他导线层,耦接至上述第二低压电源线。3.如申请专利范围第1项所述之覆晶封装积体电路之静电放电(ESD)保护机制,其中上述晶片上之第一、第二低压电源线是分开的,上述第一低压电源线于上述晶片封装完成后,并不会与上述第二低压电源线耦接。4.如申请专利范围第1项所述之覆晶封装积体电路之静电放电(ESD)保护机制,其中上述被保护电路为一输入/输出电路。5.如申请专利范围第1项所述之覆晶封装积体电路之静电放电(ESD)保护机制,其中上述被保护电路为一核心电路。6.如申请专利范围第1项所述之覆晶封装积体电路之静电放电(ESD)保护机制,其中上述第一、第二高压电源线以及上述第一、第二低压电源线会分别耦接至形成有锡铅凸块之一第一、第二高压电源接合垫以及一第一、第二低压接合垫。7.如申请专利范围第1项所述之覆晶封装积体电路之静电放电(ESD)保护机制,其中更包括一第二导线层,位于上述封装基板上,且上述第一、第二导线层会分别连接至一ESD防护单元之二接合垫上,上述ESD防护单元于正常操作下电性分离上述第一、第二导线层,而于静电放电发生时,电性连接上述第一、第二导线层。8.如申请专利范围第1项所述之覆晶封装积体电路之静电放电(ESD)保护机制,其中于静电放电发生时,上述第一高压电源线系藉由上述第一导线层、ESD防护单元以及第二导线层,连接至上述第二高压电源线。9.一种覆晶封装积体电路之静电放电(ESD)保护机制,包括:一第一导线层,位于一封装基板上;以及一晶片,包括:一被保护电路,由形成于上述晶片上之一第一高压电源线及一第一低压电源线所供电;以及一电源ESD箝制电路,耦接于形成在上述晶片上之一第二高压电源线及一第二低压电源线之间;其中上述晶片上之上述第一、第二低压电源线是分开的,且于静电放电发生时,上述第一低压电源线会藉由上述封装基板上之第一导线层,耦接至上述第二低压电源线。10.一种具有静电放电保护机制之晶片,包括:一第一输入/输出电路,具有一第一电源线、一输入/输出接合垫以及一第一电源接合垫,上述第一电源接合垫系耦接至上述第一电源线;一ESD箝制电路,具有一第二电源线、至少二第二电源接合垫,上述二个第二电源接合垫之一者,系耦接至上述第二电源线;其中上述晶片上之上述第一、第二电源线是分开的,但藉由一封装基板上之一导线层,上述第一电源接合垫会电性连接至上述第二电源线。图式简单说明:第1图系表示一使用晶片上金属线来连接VDD-to-VSSESD箝制电路与I/O电路或核心电路之传统ESD保护机制。第2图表示一传统封装IC晶片中,I/O电路、VDD-to-VSSESD箝制电路以及核心电路之布局。第3图表示本发明针对核心电路或I/O电路之ESD保护机制。第4图表示本发明针对具有分别对应I/O电路与核心电路之分离电源线对间之ESD保护机制。第5图提供不同电源线对间之静电放电保护机制。第6图表示第4图、第5图中ESD保护机制之组合。第7图提供不同电源线对间之ESD保护机制设计。第8图表示利用本发明所构成之ESD保护系统。第9图与为一覆晶晶片之接合垫的上视图。第10图为另一覆晶晶片之接合垫的上视图。 |
