半导体集成电路及其制造方法

摘要

本发明是不增加制造工序的复杂程度而在同一晶片上安装各种电路方块。解决方法是，在一个晶片上安装第1～第3逻辑电路和第1～第3SRAM(静态随机存取存储器)。第1及第3逻辑电路和它们的SRAM根据需要截断电源，而第2逻辑电路和其SRAM常处于通电状态。第3SRAM具有最大的记忆容量。第1～第3SRAM单元阵列的平均沟道宽度设定在其他电路方块的一半以下，并通过追加注入离子及设定低速操作的第2及第3SRAM单元阵列的沟道杂质浓度比高速操作的第1 SRAM单元阵列的高，可以各自实现第1 SRAM单元阵列的低阈值电压和在有必要削减泄漏的第2及第3 SRAM单元阵列内的高阈值电压Vt的MOS晶体管。

主权项

1.一种半导体集成电路，其由CMOS构成，包括：在第1频率下操作的，且根据需要截断电源的第1SRAM(静态随机存取存储器)、存取这个第1SRAM的第1逻辑电路、由低于上述第1频率的第2频率操作的，且在上述第1SRAM截断电源时也被提供电源的第2SRAM、存取这个第2SRAM的第2逻辑电路、其特征为：上述第1SRAM，包含第1SRAM单元阵列和存取这个第1SRAM单元阵列时经过的第1周围电路；上述第2SRAM，包含第2SRAM单元阵列和存取这个第2SRAM单元阵列时经过的第2周围电路；至少N沟道型MOS晶体管和P沟道型MOS晶体管的其中之一是这样的，为使上述第1SRAM单元阵列的MOS晶体管具有低于上述第2SRAM单元阵列的MOS晶体管的阈值电压，设定构成上述第1及第2SRAM单元阵列的MOS晶体管的平均沟道宽度为构成上述第1和第2周围电路、以及第1和第2逻辑电路的MOS晶体管的平均沟道宽度的一半以下，且上述第2SRAM单元阵列，包含设定为与上述第1SRAM单元阵列、上述第1周围电路和上述第1逻辑电路的MOS晶体管的沟道杂质浓度不同的MOS晶体管。