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1.一种积体电路之制造方法: 准备一个半导体基质(1),在此半导体基质(1)表面上 至少具有高度约略相等的第一、第二、及第三个 闸极柱(GS1.GS2.GS3),同时在第一个闸极柱(GS1)及第二 个闸极柱(GS2)之间的半导体基质(1)表面有一共同 的主动区域(60); 设置第一个绝缘层(70),将第一、第二、及第三个 闸极柱(GS1.GS2.GS3)覆盖住; 使第三个闸极柱(GS3)之闸极连接(20)的上侧表面露 出; 设置第二个绝缘层(80),将一个闸极连接(20)的上侧 表面覆盖住; 在构造体上设置一个掩膜(M2),掩膜(M2)上的第一个 开口(F2a)位于第三个闸极柱(GS3)的闸极连接(20)露 出的上侧表面的上方,第二个开口(F2b)位于半导体 基质(1)上第三个闸极柱(GS3)与第二个闸极柱(GS2)之 间区域的上方,第三个开口(F2c)位于共同有效半区 域(60)及第一个闸极柱(GS1)与第二个闸极柱(GS2)的 部分区域的上方;以及 利用掩膜(M2)以蚀刻方式同时形成第一、第二、及 第三个接触孔(KB,KS,KG),其中第一个接触孔(KB)使位 于半导体基质上第一个闸极柱(GS1)及第二个闸极 柱(GS2)之间的共同有效半区域(60)露出,第二个接触 孔(KS)使位于第二个闸极柱(GS2)及第三个闸极柱(GS3 )之间的半导体基质表面露出,第三个接触孔(KG)使 第三个闸极柱(GS3)的闸极连接(20)的上侧表面露出 。2.如申请专利范围第1项的方法,其特征为:以下 述步骤使第三个闸极柱(GS3)的闸极连接(20)的上侧 表面露出: 在第一个绝缘层(70)上再设置另一个掩膜(M1),此绝 缘层(70)在第三个闸极柱(GS3)上方有一第四个开口( F1); 利用此掩膜(M1)进行蚀刻步骤,使第三个闸极柱(GS3) 的上侧表面露出; 去除第一个掩膜(M1);以及 对第三个闸极柱(GS3)进行选择性的蚀刻,直到闸极 连接(20)的上侧表面露出为止。3.如申请专利范围 第1项的方法,其特征为:使第一个绝缘层(70)及第二 个绝缘层(80)被均夷,直到第一个闸极柱(GS1)及第二 个闸极柱(GS2)的上侧表面露出为止。4.如申请专利 范围第2项的方法,其特征为:使第一个绝缘层(70)及 第二个绝缘层(80)被均夷,直到第一个闸极柱(GS1)及 第二个闸极柱(GS2)的上侧表面露出为止。5.如申请 专利范围第3项的方法其特征为:在掩膜(M2)之下设 置第三个绝缘层(90)。6.如申请专利范围第4项的方 法,其特征为:在掩膜(M2)之下设置第三个绝缘层(90) 。7.如申请专利范围第1项至第6项中任一项的方法 ,其特征为:掩膜(M2)系一硬式掩膜。8.如申请专利 范围第7项的方法,其特征为:蚀刻过程系以各向异 性的方式选择性的对绝缘层(70,80,90)进行蚀刻(保 留闸极柱(GS1,GS2,GS3)上露出的材料),以同时形成第 一、第二、及第三个接触孔(KB,KS,KG)。9.如申请专 利范围第1项至第6项中任一项的方法,其特征为:蚀 刻过程系以各向异性的方式选择性的对绝缘层(70, 80,90)进行蚀刻(保留闸极柱(GS1,GS2,GS3)上露出的材 料),以同时形成第一、第二、及第三个接触孔(KB, KS,KG)。10.如申请专利范围第1项至第6项中任一项 的方法,其特征为:具有闸极柱(GS1,GS2,GS3)的半导体 基质(1)上设有一衬垫层(50),其作用为阻止同时形 成第一、第二、第三个接触孔(KB,KS,KG)之蚀刻步骤 对半导体基质进行蚀刻,这个衬垫层在同时形成第 一、第二、第三个接触孔(KB,KS,KG)之蚀刻步骤结束 后会在另一个独立的蚀刻步骤中被去除。11.如申 请专利范围第1项至第6项中任一项的方法,其特征 为:开口(F2a,F2b,F2c)具有一向下逐渐缩小的锥形端 。12.如申请专利范围第11项的方法,其特征为:经由 第二个接触孔(KS)可以在半导体基质(1)表面上露出 另外一个主动区域。13.如申请专利范围第1项至第 6项中任一项的方法,其特征为:经由第二个接触孔( KS)可以在半导体基质(1)表面上露出另外一个主动 区域。图式简单说明: 第1a--j图:本发明提出之属于矽技术范围的积体电 路制造方法的一种实施方式的制造步骤示意图。 第2a--b图:属于矽技术范围的一种积体电路电路制 造方法的制造步骤示意图。 |
