| 主权项 |
1.一种积体电路,包括:一基底;在该基底上积体形成之电路,该电路包括:至少一第一及一第二节点;第一及第二焊垫在该基底上;以及一开关电路,可选择性地设定第一及第二焊垫之一第一及一第二信号路径,该第一信号路径介于该第一焊垫及该第一及第二节点其中之一之间,该第二信号路径介于该第二焊垫及该第一及第二节点其中之另一个之间,该开关电路选择系取决于一选择信号,其在该积体电路装置于一板之一第一面时具有一第一位准,而在该积体电路装置于该板之一第二面时具有一第二位准。2.如申请专利范围第1项所述之积体电路,更包括:一缓冲器,置于该开关电路及至少一个该第一及该第二焊垫之间。3.如申请专利范围第2项所述之积体电路,更包括:一电性线路介于该缓冲器及该相关焊垫之间;以及一电性线路介于该缓冲器及该开关电路之间;介于该缓冲器及该焊垫之间之该电线较另一电性线路短。4.如申请专利范围第3项所述之积体电路,其中该缓冲器包括一信号转换器。5.如申请专利范围第4项所述之积体电路,其中该缓冲器在TTL位准及CMOS位准之间转换信号。6.如申请专利范围第1项所述之积体电路,更包括:复数个脚位置于该基底上,并定义一球格阵列;至少两个脚位以镜像关系在该球格阵列之内各别耦接至该第一及该第二焊垫。7.如申请专利范围第1项所述之积体电路,更包括一控制电路,以建立用以设定该开关电路之该选择信号。8.如申请专利范围第7项所述之积体电路,其中该控制电路包括另一焊垫以接收一外部信号。9.如申请专利范围第1项所述之积体电路,更包括一可程式元件,以在该可程式元件之程式化状态产生该选择信号。10.一种积体电路,包括:一基底;积体形成于该基底之电路;以及复数个脚位,置于该基底上并定义一球格阵列;该电路包括:第一及第二节点;一第一多工器,其依据一选择信号,选择性地设定在该第一及第二节点其中之一以及该些脚位之一第一脚位间之一信号路径;以及一第二多工器,其依据该选择信号,选择性地设定在该第一及第二节点之另一个以及该些脚位之一第二脚位间之一信号信径;该第一及第二脚位系对该球格阵列之一轴具有镜像关系;以及在该第一多工器及该一脚位间之该信号路径包括一缓冲器。11.如申请专利范围第10项所述之积体电路,其中在该多工器及该缓冲器间之一电性长度较在该缓冲器及该脚位间之电性长度长。12.如申请专利范围第10项所述之积体电路,更包括一第二缓冲器,以作为在该第二多工器及该第二脚位间之该信号路径的一部分。13.如申请专利范围第10项所述之积体电路,更包括一控制电路,用来建立该选择信号,以设定该多工器选择。14.如申请专利范围第10项所述之积体电路,更包括一可程式元件,以根据该可程式元件之一程式化状态产生该选择信号。15.如申请专利范围第14项所述之积体电路,其中该可程式化元件包括熔丝,打线,选择电路,闩锁及快闪胞之至少其中之一。16.一种半导体元件,包括:一板,包括相反的一第一面及一第二面;一记忆体积体电路,置于该板之该第一面;另一记忆体积体电路,置于该板之该第二面;至少一个该些记忆体积体电路包括:一半导体晶片包括内部节点及I/O端点;一多工器,可选择性地依据一选择信号操作,以在一第一I/O端点及该些内部节点之第一及第二节点其中之一间建立一第一信号路径;一另一多工器,可选择性地依据一选择信号操作,以在一第二I/O端点及该第一及第二节点其中另一个间建立一第二信号路径;该第一及第二I/O端点依越过该半导体晶片对一轴彼此镜像;以及一缓冲器介于该多工器及该第一I/O端点之间。17.如申请专利范围第16项所述之半导体元件,该缓冲器系将TTL位准之信号转换成CMOS位准之信号。18.如申请专利范围第17项所述之半导体元件,该缓冲器系将CMOS位准之信号转换成TTL位准之信号。19.如申请专利范围第16项所述之半导体元件,该缓冲器包括一端点阻抗,以大致匹配介于该缓冲器及该第一I/O端点之间的一信号路径。20.如申请专利范围第16项所述之半导体元件,其中该些I/O端点包括一球格阵列之脚位;该第一及第二I/O端点分别与该球格阵列之一第一及一第二脚位耦接;以及该第一脚位系置放于与该球格阵列之一镜像轴之该第二脚位相镜像。21.如申请专利范围第16项所述之半导体元件,更包括一控制电路以产生该选择信号。22.如申请专利范围第21项所述之半导体元件,其中该控制电路包括一可程式元件。23.如申请专利范围第21项所述之半导体元件,更包括:该半导体晶片之一特定I/O端点;一导线,在该板之该一面以将该半导体晶片之该特定I/O端点接合至一第一偏压源;以及一导线,在该板之该另一面以将该半导体晶片之该特定I/O端点接合至一与该第一偏压源不同之第二偏压源;该半导体晶片之该特定I/O端点系根据该记忆体积体电路装置于该板之面而决定接收该第一或该第二偏压源。24.如申请专利范围第16项所述之半导体元件,其中该板包括一数据基底之复数条线路。25.一种半导体元件,包括:一板,包括相反的一第一面及一第二面;一第一记忆体积体电路,置于该板之该第一面;一第二记忆体积体电路,置于该板之该第二面;该第一记忆体积体电路包括:一半导体晶片包括内部节点及I/O端点;一第一多工器,可选择性地依据一选择信号之一第一位准操作,以在一第一I/O端点及该些内部节点之一第一节点间建立一第一信号路径;一第二多工器,可选择性地依据该选择信号之该第一位准操作,以在一第二I/O端点及一第二节点间建立一第二信号路径;该第二记忆体积体电路包括:一半导体晶片包括内部节点及I/O端点;一第一多工器,可选择性地依据该选择信号之一第二位准操作,以在该第二I/O端点及该些内部节点之该第一节点间建立一第一信号路径;以及一第二多工器,可选择性地依据该选择信号之该第二位准操作,以在该第一I/O端点及该第二节点间建立一第二信号路径。26.一种由一第一种封装或一第二种封装封装成之一半导体元件封装,该第一种封装之外部电极与该第二种封装之外部电极相对称,该半导体元件包括:复数个打线焊垫,各别连接至对应的该第一或第二封装之该外部电极,透过该些外部电极,对应的TTL位准之外部信号系供应给该些打线焊垫;复数个输入缓冲电线,各别连接各个至该些打线焊垫,以接收该些TTL位准之外部信号并输出与其对应之CMOS位准内部信号;以及一多工电路,用以接收该些输入缓冲电路之输出信号,并对应一控制信号开关接收的该些信号;一控制电路,用以依据该半导体元件系由该第一封装或该第二封装封装形成来产生该控制信号;其中该多工电路对该些输入缓冲器开关,因此正常信号可各别供应给该些打线焊垫,当该半导体元件由该第一封装封装而成时,该些正常信号被传送至对应的内部电路,因此镜像信号可各别供应给该些打线焊垫,当该半导体元件由该第二封装形成时,该些镜像信号对应该些正常信号传送至该些内部电路。27.如申请专利范围第26项所述之半导体元件,其中透过该第一封装之该些外部电极输入之该些信号与该第二封装成镜像对射。28.如申请专利范围第26项所述之半导体元件,其中每一个该第一及第二封装系一微距球格阵列(FBGA)封装。29.一种数据处理系统,包括:一处理器;一记忆体模组;一数据滙流排,作为该处理器及该记忆体模组之介面;该记忆体模组包括:一板,包括复数条导线与该数据滙流排电性耦合;一对镜像影像记忆体晶片,装置在该板的对面而彼此相对;至少一个该些记忆体晶片包括:第一及第二I/O端点,对该记忆体晶片之一轴呈镜像关系;一第一多工器,依据一选择信号,可选择性地操作,以该第一I/O端点及该记忆体晶片之第一及第二内部节点其中之一间配置一第一信号路径;一第二多工器,依据一选择信号,可选择性地操作,以该第二I/O端点及该记忆体晶片之该第一及第二内部节点其中另一个间配置一第二信号路径;以及一缓冲器,介于该第一I/O端点及该第一多工器之间。30.如申请专利范围第29项所述之处理系统,该缓冲器更包括一信号转换器,以将TTL/CMOS位准转换成CMOS/TTL位准。31.如申请专利范围第29项所述之处理系统,该缓冲器包括一输入阻抗,以大致匹配在该缓冲器及该第一I/O端点间之一传输线。图式简单说明:第1图系一示意图,绘示出具有一般脚位排列之一球格阵列封装的底面;第2图系一示意图,绘示出具有镜像脚位排列之一球格阵列封装的底面;第3图系一示意图,绘示出一半导体积体电路元件之一球格阵列的焊垫排列;第4图系一示意图,绘示出本发明积体电路之一实施例;第5图系一信号系统之示意图,绘示出施加于具有正常脚位排列及镜像脚位排列之封装的外部信号;第5A及5B图系一模组板的局部截面图,绘示出一镜像对的相对积体电路;第6图系一示意图,绘示出第4图所示之例举实施例中的多工器;第7A至7C图绘示用以建立驱动第4图多工器之选择信号的控制电路的实施例;第8图系一布线结构的示意图,其使用根据本发明之一实施例中复数个镜像脚位排列之封装;以及第9图系一本发明之一实施例的示意图,绘示出如第1及2图所示之列B之具有打线焊垫及信号排列之镜像对的积体电路。 |
