| 主权项 |
1.一种半导体装置,系具备有:配设于半导体基板主表面内的第1导电型之第1半导体区域;以及配设于上述半导体基板之上述主表面内,并将上述第1半导体区域隔离成复数活性区域的隔离绝缘膜;其中,上述隔离绝缘膜系具有包含设置于深度不同之第1与第2深度中之第1与第2底面的底面;更具备有:配设于上述第1半导体区域内之上述第1深度之上述第1底面附近的上述第1导电型之第1通道阻断层;配设于上述第1半导体区域内之上述第2深度之上述第2底面附近的上述第1导电型之第2通道阻断层;以及相对于上述复数活性区域的各个主表面,而所形成的第2导电型之复数MOS电晶体。2.如申请专利范围第1项之半导体装置,其中,上述第1通道阻断层与上述第2通道阻断层,系相对于上述复数活性区域而在水平方向上相互反向移位。3.如申请专利范围第1项之半导体装置,其更具备有:在上述半导体基板之上述主表面内,不同于上述第1半导体区域而另外配设,并利用上述隔离绝缘膜而隔离成复数个活性区域的上述第2导电型之第2半导体区域;配设于上述第2半导体区域内之上述第1深度之上述第1底面附近的上述第2导电型之第3通道阻断层;配设于上述第2半导体区域内之上述第2深度之上述第2底面附近的上述第2导电型之第4通道阻断层;以及相对于上述第2半导体区域之上述复数活性区域的各个主表面,而所形成的上述第1导电型之复数MOS电晶体。4.如申请专利范围第3项之半导体装置,其中,上述第1通道阻断层与上述第2通道阻断层,系相对于形成上述第2导电型之上述复数MOS电晶体的上述复数活性区域,在水平方向上相互反向移位;而上述第3通道阻断层与上述第4通道阻断层,系相对于形成上述第1导电型之上述复数MOS电晶体的上述复数活性区域,在水平方向上相互反向移位。5.如申请专利范围第4项之半导体装置,其中,上述第1通道阻断层与上述第3通道阻断层,系相对于形成上述第1及第2导电型之上述复数MOS电晶体的上述复数活性区域,在水平方向上相互反向移位。6.如申请专利范围第2项之半导体装置,其中,上述第1及第2通道阻断层,系相对于上述复数MOS电晶体之至少一个闸极长度方向朝大致45方向移位。7.如申请专利范围第4或5项之半导体装置,其中,上述第1至第4通道阻断层,系相对于上述复数MOS电晶体之至少一个闸极长度方向朝大致45方向移位。图式简单说明:图1为本发明实施形态1的半导体装置剖视图。图2为本发明实施形态1的半导体装置杂质浓度分布图。图3为本发明实施形态1的半导体装置之制造方法一步骤剖视图。图4为本发明实施形态1的半导体装置之制造方法一步骤剖视图。图5为本发明实施形态1的半导体装置之制造方法一步骤剖视图。图6为本发明实施形态2的半导体装置剖视图。图7为本发明实施形态2的半导体装置剖视图。图8为本发明实施形态2的半导体装置剖视图。图9为本发明实施形态2的半导体装置剖视图。图10为本发明实施形态2的半导体装置剖视图。图11为本发明实施形态2的半导体装置之制造方法一步骤剖视图。图12为本发明实施形态2的半导体装置之制造方法一步骤剖视图。图13为本发明实施形态2的半导体装置之制造方法一步骤剖视图。图14为本发明实施形态2的半导体装置之制造方法一步骤剖视图。图15为习知半导体装置之制造方法一步骤剖视图。图16为习知半导体装置之制造方法一步骤剖视图。 |
