| 主权项 |
1.一种双输出稳压器,用以提供同步双倍资料传送 动态随机存取记忆体(DDR RAM)之一第一终端电压与 一第二终端电压,该双输出稳压器主要包括: 一第一稳压单元,用以接收一输入电压,并透过一 第一电晶体单元提供该第一终端电压;以及 一第二稳压单元,系接收该输入电压与该第一终端 电压,以输出该第二终端电压,且该第二终端电压 系为该第一终端电压之一半。2.如申请专利范围 第1项所述之双输出稳压器,其中,该第一稳压单元 与该第二稳压单元系封装于一晶片,该晶片具有复 数只接脚。3.如申请专利范围第2项所述之双输出 稳压器,其中,该复数只接脚系为五只。4.如申请专 利范围第2项所述之双输出稳压器,其中,该第一稳 压单元更包括:一第一运算放大单元与一第一限流 单元,该第一电晶体单元之输入端接收该输入电压 ,该第一电晶体单元并透过该晶片之至少一接脚提 供该第一终端电压。5.如申请专利范围第4项所述 之双输出稳压器,其中,该至少一接脚更连接一第 一分压元件与一第二分压元件,该第一分压元件与 该第二分压元件间具有一第一分压节点。6.如申 请专利范围第5项所述之双输出稳压器,其中,该第 一运算放大单元之正相输入端系连接于该第一分 压节点,该第一运算放大单元之反相输入端系连接 于一能隙参考电压源(bandgap reference)。7.如申请专 利范围第4项所述之双输出稳压器,其中,该第一限 流单元用以侦测流经该第一电晶体单元之电流,并 透过该第一运算放大单元控制该第一电晶体单元 输出该第一终端电压。8.如申请专利范围第4项所 述之双输出稳压器,其中,该第一稳压单元更包括 一电压过低锁定电路(under-voltage lockout circuit,UVLO) 与一比较单元,该电压过低锁定电路系与该比较单 元相连接,该电压过低锁定电路系用以确认该第一 低压降稳压器与该第二低压降稳压器之开启/关闭 。9.如申请专利范围第4项所述之双输出稳压器,其 中,该比较单元系透过该晶片之另一接脚与一二极 体相连接,该二极体则与一关闭接点相连接,以使 得当该关闭接点为高电位,透过该比较单元与该电 压过低锁定电路关闭该第一低压降稳压器与该第 二低压降稳压器之运作。10.如申请专利范围第9项 所述之双输出稳压器,当该关闭接点为低电位,透 过该比较单元与该电压过低锁定电路开启该第一 低压降稳压器与该第二低压降稳压器。11.如申请 专利范围第2项所述之双输出稳压器,其中,该第二 稳压单元更包括:一第二电晶体单元、一第三电晶 体单元、一第二运算放大单元、一第三运算放大 单元、及一分压单元,该第二电晶体单元之输入端 系与该第一电晶体单元之输出端相连接,该第二电 晶体单元之输出端系输出一第二终端电压,该第二 电晶体单元之输出端并分别与该第三电晶体单元 之输入端、该第二运算放大单元之反相输入端、 及该第三运算放大单元之正相输入端相连接。12. 如申请专利范围第11项所述之双输出稳压器,其中, 该分压单元具有一第二分压节点与一第三分压节 点,该第二运算放大单元之正相输入端系连接于该 第三分压节点,该第三运算放大单元之反相输入端 系连接于该第二分压节点,俾供该第二运算放大单 元控制该第二电晶体单元,该第三运算放大单元控 制该第三电晶体单元,以使得该第二终端电压为该 第一终端电压之一半。13.如申请专利范围第1项所 述之双输出稳压器,其中,该第一电晶体单元系为P 型金属氧化半导体场效电晶体(P-type MOSFET)。14.如 申请专利范围第11项所述之双输出稳压器,其中,该 第二电晶体单元与该第三电晶体单元系为N型金属 氧化半导体场效电晶体(N-type MOSFET)。15.如申请专 利范围第2项所述之双输出稳压器,其中,该第二稳 压单元更包括:一第二电晶体单元、一第三电晶体 单元、一第二运算放大单元、一第三运算放大单 元、及一分压单元,该第二电晶体单元之输入端系 与该第一电晶体单元之输出端相连接,该第二电晶 体单元之输出端系输出一第二终端电压,该第二电 晶体单元之输出端并分别与该第三电晶体单元之 输入端、该第二运算放大单元之正相输入端、及 该第三运算放大单元之正相输入端相连接。16.如 申请专利范围第15项所述之双输出稳压器,其中,该 分压单元具有一第二分压节点与一第三分压节点, 该第二运算放大单元之反相输入端系连接于该第 三分压节点,该第三运算放大单元之反相输入端系 连接于该第二分压节点,俾供该第二运算放大单元 控制该第二电晶体单元,该第三运算放大单元控制 该第三电晶体单元,以使得该第二终端电压为该第 一终端电压之一半。17.如申请专利范围第15项所 述之双输出稳压器,其中,该第二电晶体单元系为P 型金属氧化半导体场效电晶体(P-type MOSFET),该第三 电晶体单元系为N型金属氧化半导体场效电晶体(N- type MOSFET)。18.如申请专利范围第2项所述之双输出 稳压器,其中,该第二稳压单元更包括:一第二电晶 体单元、一第三电晶体单元、一第二运算放大单 元、一第三运算放大单元、一第二限流单元、及 一分压单元,该第二电晶体单元系接收该输入电压 ,该第二电晶体单元之输出端系输出一第二终端电 压,该第二电晶体单元之输出端并分别与该第三电 晶体单元之输入端、该第二运算放大单元之正相 输入端、该第三运算放大单元之正相输入端、及 该第二限流单元相连接。19.如申请专利范围第18 项所述之双输出稳压器,其中,该分压单元具有一 第二分压节点与一第三分压节点,该分压单元之输 入端并与该第一电晶体单元之输出端相连接,俾供 该第二运算放大单元与该第三运算放大单元之反 相输入端分别连接于该分压单元,以控制该第二电 晶体单元与该第三电晶体单元,以使得该第二终端 电压为该第一终端电压之一半。20.如申请专利范 围第18项所述之双输出稳压器,其中,该第二限流单 元用以提供该第二稳压单元之必要的电流限制或 过电流保护。21.如申请专利范围第18项所述之双 输出稳压器,其中,该第二电晶体单元系为P型金属 氧化半导体场效电晶体(P-type MOSFET),该第三电晶体 单元系为N型金属氧化半导体场效电晶体(N-type MOSFET)。22.一种双输出稳压器,用以提供同步双倍 资料传送动态随机存取记忆体(DDR RAM)之一第一终 端电压与一第二终端电压,该双输出稳压器主要包 括: 一第一稳压单元,用以接收一输入电压,并透过一 第一电晶体单元提供该第一终端电压;以及 一第二稳压单元,具有一第一达灵顿对(Darlington Pairs)电路与一第二达灵顿对电路,该第二稳压单元 并接收该输入电压与该第一终端电压,以输出该第 二终端电压,且该第二终端电压系为该第一终端电 压之一半。23.如申请专利范围第22项所述之双输 出稳压器,其中,该第一稳压单元与该第二稳压单 元系封装于一晶片,该晶片具有复数只接脚。24.如 申请专利范围第23项所述之双输出稳压器,其中,该 复数只接脚系为五只。25.如申请专利范围第23项 所述之双输出稳压器,其中,该第一稳压单元更包 括:一第一运算放大单元与一限流单元,该第一电 晶体单元之输入端接收该输入电压,该第一电晶体 单元并透过该晶片之至少一接脚提供该第一终端 电压。26.如申请专利范围第25项所述之双输出稳 压器,其中,该至少一接脚更连接一第一分压元件 与一第二分压元件,该第一分压元件与该第二分压 元件间具有一第一分压节点。27.如申请专利范围 第25项所述之双输出稳压器,其中,该第一运算放大 单元之正相输入端系连接于该第一分压节点,该第 一运算放大单元之反相输入端系连接于一能隙参 考电压源(bandgap reference)。28.如申请专利范围第25 项所述之双输出稳压器,其中,该限流单元用以侦 测流经该第一电晶体单元之电流,并透过该第一运 算放大单元控制该第一电晶体单元输出该第一终 端电压。29.如申请专利范围第25项所述之双输出 稳压器,其中,该第一稳压单元更包括一电压过低 锁定电路(under-voltage lockout circuit,UVLO)与一比较单 元,该电压过低锁定电路系与该比较单元相连接, 该电压过低锁定电路系用以确认该第一低压降稳 压器与该第二低压降稳压器之开启/关闭。30.如申 请专利范围第25项所述之双输出稳压器,其中,该比 较单元系透过该晶片之另一接脚与一二极体相连 接,该二极体则与一关闭接点相连接,以使得当该 关闭接点为高电位,透过该比较单元与该电压过低 锁定电路关闭该第一低压降稳压器与该第二低压 降稳压器之运作。31.如申请专利范围第30项所述 之双输出稳压器,当该关闭接点为低电位,透过该 比较单元与该电压过低锁定电路开启该第一低压 降稳压器与该第二低压降稳压器。32.如申请专利 范围第23项所述之双输出稳压器,其中,该第二稳压 单元更包括:一第二运算放大单元与一分压单元, 该第二运算放大单元之正相输入端系与该分压单 元相连接,该第二运算放大单元之反相输入端系连 接于该第二达灵顿对电路之输出端。33.如申请专 利范围第22项所述之双输出稳压器,其中,该第一达 灵顿对电路之输入端系连接于该第一电晶体单元 之输出端相连接,该第一达灵顿对电路之输出端系 与该第二达灵顿对电路之输入端相连接。34.如申 请专利范围第22项所述之双输出稳压器,其中,该第 一达灵顿对电路更包括一第二电晶体单元与一第 三电晶体单元。35.如申请专利范围第34项所述之 双输出稳压器,其中,该第二电晶体单元与该第三 电晶体单元系为NPN功率电晶体。36.如申请专利范 围第22项所述之双输出稳压器,其中,该第二达灵顿 对电路更包括一第四电晶体单元与一第五电晶体 单元。37.如申请专利范围第36项所述之双输出稳 压器,其中,该第四电晶体单元系为PNP功率电晶体, 该第五电晶体单元系为NPN功率电晶体。38.一种双 输出稳压器,用以提供同步双倍资料传送动态随机 存取记忆体(DDR RAM)之一第一终端电压与一第二终 端电压,该双输出稳压器主要包括; 一第一稳压单元,用以接收一输入电压,并透过一 第一电晶体单元提供该第一终端电压;以及 一第二亿压单元,系分别接收该输入电压与该第一 终端电压,以输出该第二终端电压,且该第二终端 电压系为该第一终端电压之一半,其中,该第一稳 压单元与该第二稳压单元并透过复数运算放大单 元来提供一稳压机制。39.如申请专利范围第38项 所述之双输出稳压器,其中,该第一稳压单元更包 括一第一电晶体单元与一第一运算放大单元,该第 一运算放大单元系控制该第一电晶体单元,以输出 该第一终端电压。40.如申请专利范围第38项所述 之双输出稳压器,其中,该第二稳压单元更包括一 第三电晶体单元、一第四电晶体单元、一第二运 算放大单元、及一第三运算放大单元,该第二运算 放大单元与该第三运算放大单元用以分别控制该 第三电晶体单元与该第四电晶体单元,俾供输出该 第二终端电压。图式简单说明: 第1A图系习知资料滙流排系统中资料线的示意图 。 第1B图系另一习知资料滙流排系统中资料线的示 意图。 第2图系本发明双输出稳压器第一实施例之示意图 。 第3图系本发明双输出稳压器第二实施例之示意图 。 第4图系本发明双输出稳压器第三实施例之示意图 。 第5图系本发明双输出稳压器第四实施例之示意图 。 |
