| 主权项 |
1.一种多晶片半导体封装结构制程,其包括:提供一第一导线架,该第一导线架具有复数个第一导脚,其中每一个第一导脚之一端为一第一内导脚,另一端为一外导脚;提供一第二导线架,该第二导线架具有复数个第二导脚,其中每一个第二导脚之一端为一第二内导脚,另一端为一接合部;提供一第一晶片,该第一晶片具有一第一主动表面及一第一背面,该第一主动表面具有复数个第一焊垫;提供一第二晶片,该第二晶片具有一第二主动表面及一第二背面,该第二主动表面具有复数个第二焊垫,而该第一背面与该第二背面彼此相对。进行一晶片贴合之制程,使该第一晶片以该第一主动表面与该第一导线架贴合,而该第二晶片以该第二主动表面与该第二导线架贴合;进行一打导线之制程,透过复数个第一导线使该些第一焊垫分别与该些第一内导脚电性连接,而透过复数个第二导线使该些第二焊垫分别与该些第二内导脚电性连接;将该些第一导脚与该些接合部分别对准叠合,使该些第一导脚与该些接合部电性连接;进行一封胶制程,使用一模具,该模具具有一空穴,将该些第一内导脚、该些第二内导脚、该第一晶片以及该第二晶片,放入该空穴中,并灌入一封装材料,该封装材料包覆该第一晶片、该第二晶片、该些第一内导脚、该些第二内导脚,而该些外导脚暴露于封装材料的外部。2.如申请专利范围第1项所述之多晶片半导体封装结构制程,其中该些接合部之外缘还包括一横杠。3.如申请专利范围第2项所述之多晶片半导体封装结构制程,透过半蚀刻的方式,使该些接合部与该横杠间具有一凹口。4.如申请专利范围第2项所述之多晶片半导体封装结构制程,利用冲压机做半切割的动作,使该些接合部与该横杠间其有一凹口。5.如申请专利范围第2项所述之多晶片半导体封装结构制程,其中在该封胶制程之前,更包括一折去该横杠之步骤。6.如申请专利范围第5项所述之多晶片半导体封装结构制程,其中该些接合部被包覆在该封装材料之内部。7.如申请专利范围第5项所述之多晶片半导体封装结构制程,其中该些接合部暴露于该封装材料之外部。8.如申请专利范围第2项所述之多晶片半导体封装结构制程,其中在该封胶制程之后,更包括一折去该横杠之步骤,而该些接合部被暴露于该封装材料之外部。9.如申请专利范围第1项所述之多晶片半导体封装结构制程,其中该些第一内导脚与该些第二内导脚之外侧分别具有一凹折区,在该晶片贴合制程之前更包括凹折该些第一导脚与该些第二导脚之该凹折区。10.如申请专利范围第1项所述之多晶片半导体封装结构制程,其中该些第一内导脚之外侧具有一凹折区,在该晶片贴合制程之前,凹折该些第一导脚之该凹折区。11.如申请专利范围第1项所述之多晶片半导体封装结构制程,其中该些第二内导脚之外侧具有一凹折区,在该晶片贴合制程之前,凹折该些第二导脚之该凹折区。12.如申请专利范围第1项所述之多晶片半导体封装结构制程,其中该些第一焊垫为单排排列以及交错排列,二者择一,于该第一晶片之该第一主动表面,且该些第二焊垫亦为单排排列以及交错排列,二者择一,于该第二晶片之该第二主动表面,定义该些第一焊垫与该些第二焊垫的共同轴线为Y轴,则在该打导线制程中,该些第一导线之打法与该些第二导线之打法的位置关系,系为Y轴之镜相关系。13.如申请专利范围第1项所述之多晶片半导体封装结构制程,其中在晶片贴合制程之前,该些接合部以印刷的方式,涂上一层导电黏着剂14.如申请专利范围第13项所述之多晶片半导体封装结构制程,其中该导电黏着剂包括焊锡。15.如申请专利范围第13项所述之多晶片半导体封装结构制程,其中将该些第一导脚与该些接合部电性连接之方式,包括一回焊之制程。16.如申请专利范围第13项所述之多晶片半导体封装结构制程,其中将该些第一导脚与该些接合部电性连接之方式,包括一黏合之制程。17.如申请专利范围第1项所述之多晶片半导体封装结构制程,在封胶制程之后,更包括一切断的步骤。18.如申请专利范围第1项所述之多晶片半导体封装结构制程,在封胶制程之后,更包括一成型的步骤。图式简单说明:第1图绘示习知LOC型晶片堆叠构装结构。第2图绘示习知另一种LOC型晶片堆叠构装结构。第3图至第6图绘示依照本发明第一较佳实施例的一种多晶片半导体封装结构制程图。第3A图绘示对应于第3图中导线架400的仰视图。第3B图绘示对应于第3图中导线架500的俯视图。第7图绘示本发明之第二实施例的一种多晶片半导体封装结构图。第8图绘示本发明之第三实施例的一种多晶片半导体封装结构图。第8A图绘示对应于第8图中导线架600的俯视图。第9图绘示本发明之第四实施例的一种多晶片半导体封装结构图。第10图绘示本发明之第五实施例的一种多晶片半导体封装结构图。第11图绘示本发明之第六实施例的一种多晶片半导体封装结构图。第12A图绘示对应于第3A图中第七较佳实施例的一种多晶片半导体封装之仰视示意图。第12B图绘示对应于第3B图中第七较佳实施例的一种多晶片半导体封装之俯视示意图。第13图绘示本发明之第七实施例的一种多晶片半导体封装结构图。第14图绘示2晶片16M4(128M)之接脚讯号图。第15图绘示2晶片8M8(128M)之接脚讯号图。 |
