| 主权项 |
1.一种半导体积体电路,系包括:一逻辑闩电路,其系具有两个彼等之输入端和输出端彼此相连接的缓冲储存器电路;一对铁电电容器,其一端部系分别连接至其缓冲储存器电路之输入端,以及其另一端部系连接至一第一屏极线;一些开关电路,其可用以依据彼等开关控制信号,使该等缓冲储存器电路之电源端子,连接至其电源线;一第一屏极电压产生器,其可用以产生一要供应给其第一屏极线之第一屏极电压;和一开关控制电路,其可在其电源启通之后,于其第一屏极电压上昇至一预定之电压时,用以激励其开关控制信号,以及启通其开关电路。2.如申请专利范围第1项之半导体积体电路,其中:每一缓冲储存器电路,系由一pMOS电晶体和一nMOS电晶体制成之CMOS反相器所构成;其pMOS电晶体之源极,系透过一开关电路,连接至一电源线;其nMOS电晶体之源极,系透过另一开关电路,连接至一属另一电源线之接地线;其pMOS电晶体之基体,系连接上述之电源线;以及其nMOS电晶体之基体,系连接至上述之接地线。3.如申请专利范围第1项之半导体积体电路,其系包括:一逻辑闩电路,其系具有两个彼等之输入端和输出端彼此相连接的缓冲储存器电路;一对第一铁电电容器,彼此系串联连接于一第一屏极线与一第二屏极线之间,其中,一连接此对第一铁电电容器之中间节点,系连接至其缓冲储存器电路之一输入端;一对第二铁电电容器,彼此系串联连接于一第一屏极线与一第二屏极线之间,其中,一连接此对第二铁电电容器之中间节点,系连接至其另一缓冲储存器电路之一输入端;一些开关电路,其可用以依据彼等开关控制信号,使该等缓冲储存器电路之电源端子,连接至其电源线;一第一屏极电压产生器,其可用以产生一要供应给其第一屏极线之第一屏极电压;一第二屏极电压产生器,其可用以产生一低于其第一屏极电压而要供应给其第二屏极线之第二屏极电压,而使其长达一段在其电源启通后之预定周期;和一开关控制电路,其可在其电源启通之后,于其第一屏极电压上昇至一预定之电压时,用以激励其开关控制信号,以及启通其开关电路。4.如申请专利范围第3项之半导体积体电路,其中其第二屏极电压产生器,可输出一接地电压,作为其第二屏极电压,而使其长达至少上述预定之周期。5.如申请专利范围第4项之半导体积体电路,其中:每一缓冲储存器电路,系由一pMOS电晶体和一nMOS电晶体制成之CMOS反相器所构成;其pMOS电晶体之源极,系透过一开关电路,连接至一电源线;其nMOS电晶体之源极,系透过另一开关电路,连接至一属另一电源线之接地线;其pMOS电晶体之基体,系连接上述之电源线;以及其nMOS电晶体之基体,系连接至上述之接地线。6.一种半导体积体电路,其系具有一叠接有一主控逻辑闩电路和一从动逻辑闩电路之储存电路,其中之主控逻辑闩电路和从动逻辑闩电路中,至少有一个系包括:一逻辑闩电路,其系具有两个彼等之输入端和输出端彼此相连接的缓冲储存器电路;一对铁电电容器,其一端部系分别连接至其缓冲储存器电路之输入端,以及其另一端部系连接至一第一屏极线;一些开关电路,其可用以依据彼等开关控制信号,使该等缓冲储存器电路之电源端子,连接至其电源线;一第一屏极电压产生器,其可用以产生一要供应给其第一屏极线之第一屏极电压;和一开关控制电路,其可在其电源启通之后,于其第一屏极电压上昇至一预定之电压时,用以激励其开关控制信号,以及启通其开关电路。7.如申请专利范围第6项之半导体积体电路,其中:每一缓冲储存器电路,系由一pMOS电晶体和一nMOS电晶体制成之CMOS反相器所构成;其pMOS电晶体之源极,系透过一开关电路,连接至一电源线;其nMOS电晶体之源极,系透过另一开关电路,连接至一属另一电源线之接地线;其pMOS电晶体之基体,系连接上述之电源线;以及其nMOS电晶体之基体,系连接至上述之接地线。8.一种半导体积体电路,其系具有一叠接有一主控逻辑闩电路和一从动逻辑闩电路之储存电路,其中之主控逻辑闩电路和从动逻辑闩电路中,至少有一个系包括:一逻辑闩电路,其系具有两个彼等之输入端和输出端彼此相连接的缓冲储存器电路;一对第一铁电电容器,彼此系串联连接于一第一屏极线与一第二屏极线之间,其中,一连接此对第一铁电电容器之中间节点,系连接至其缓冲储存器电路之一输入端;一对第二铁电电容器,彼此系串联连接于一第一屏极线与一第二屏极线之间,其中,一连接此对第二铁电电容器之中间节点,系连接至其另一缓冲储存器电路之一输入端;一些开关电路,其可用以依据彼等开关控制信号,使该等缓冲储存器电路之电源端子,连接至其电源线;一第一屏极电压产生器,其可用以产生一要供应给其第一屏极线之第一屏极电压;一第二屏极电压产生器,其可用以产生一低于其第一屏极电压而要供应给其第二屏极线之第二屏极电压,而使其长达一段在其电源启通后之预定周期;和一开关控制电路,其可在其电源启通之后,于其第一屏极电压上昇至一预定之电压时,用以激励其开关控制信号,以及启通其开关电路。9.如申请专利范围第8项之半导体积体电路,其中其第二屏极电压产生器,可输出一接地电压,作为其第二屏极电压,而使其长达至少上述预定之周期。10.如申请专利范围第8项之半导体积体电路,其中:每一缓冲储存器电路,系由一pMOS电晶体和一nMOS电晶体制成之CMOS反相器所构成;其pMOS电晶体之源极,系透过一开关电路,连接至一电源线;其nMOS电晶体之源极,系透过另一开关电路,连接至一属另一电源线之接地线;其pMOS电晶体之基体,系连接上述之电源线;以及其nMOS电晶体之基体,系连接至上述之接地线。11.一种半导体记忆体,其系包括:多数之记忆体晶格,彼等各系具有:一逻辑闩电路,其系具有两个彼等之输入端和输出端彼此相连接的反相电路;和一对铁电电容器,彼此之一端部,系分别连接至其反相电路之输入端,以及彼等之另一端部,系连接至一第一屏极线;一些开关电路,其可用以依据彼等开关控制信号,使该等反相电路之电源端子,连接至其电源线;一第一屏极电压产生器,其可用以产生一要供应给其第一屏极线之第一屏极电压;和一开关控制电路,其可在其电源启通之后,于其第一屏极电压上昇至一预定之电压时,用以激励其开关控制信号,以及启通其开关电路。12.如申请专利范围第11项之半导体记忆体,其中:每一反相电路,系由一pMOS电晶体和一nMOS电晶体制成之CMOS反相器所构成;其pMOS电晶体之源极,系透过一开关电路,连接至一电源线;其nMOS电晶体之源极,系透过另一开关电路,连接至一属另一电源线之接地线;其pMOS电晶体之基体,系连接上述之电源线;以及其nMOS电晶体之基体,系连接至上述之接地线。13.如申请专利范围第11项之半导体记忆体,其中其开关电路在形成上,系供其多数之记忆体晶格共用。14.一种半导体记忆体,其系包括:多数之记忆体晶格,彼等各系具有一逻辑闩电路,其系具有两个彼等之输入端和输出端彼此相连接的反相电路;一对第一铁电电容器,彼此系串联连接于一第一屏极线与一第二屏极线之间,其中,一连接此对第一铁电电容器之中间节点,系连接至其反相电路之一输入端;和一对第二铁电电容器,彼此系串联连接于一第一屏极线与一第二屏极线之间,其中,一连接此对第二铁电电容器之中间节点,系连接至其另一反相电路之输入端;一些开关电路,其可用以依据彼等开关控制信号,使该等反相电路之电源端子,连接至其电源线;一第一屏极电压产生器,其可用以产生一要供应给其第一屏极线之第一屏极电压;一第二屏极电压产生器,其可用以产生一低于其第一屏极电压而要供应给其第二屏极线之第二屏极电压,而使其长达一段在其电源启通后之预定周期;和一开关控制电路,其可在其电源启通之后,于其第一屏极电压上昇至一预定之电压时,用以激励其开关控制信号,以及启通其开关电路。15.如申请专利范围第14项之半导体记忆体,其中其第二屏极电压产生器,可输出一接地电压,作为其第二屏极电压,而使其长达至少上述预定之周期。16.如申请专利范围第14项之半导体记忆体,其中每一反相电路,系由一pMOS电晶体和一nMOS电晶体制成之CMOS反相器所构成;其pMOS电晶体之源极,系透过一开关电路,连接至一电源线;其nMOS电晶体之源极,系透过另一开关电路,连接至一属另一电源线之接地线;其pMOS电晶体之基体,系连接上述之电源线;以及其nMOS电晶体之基体,系连接至上述之接地线。17.如申请专利范围第14项之半导体记忆体,其中其开关电路在形成上,系供其多数之记忆体晶格共用。图式简单说明:第1图系一可显示一使用传统式铁电电容器之记忆体晶格的电路图;第2图系一可显示一依据本发明之第一实施例的半导体积体电路之方块图;第3图系一可显示一依据其第一实施例之半导体积体电路的运作之波形图;第4图系一可显示一依据其第一实施例之半导体积体电路的运作之另一波形图;第5图系一可显示一依据本发明之第二实施例的半导体积体电路之方块图;第6图系一可显示第5图中所显示之非挥发性逻辑闩电路的电容之等化器电路的视图;第7图系一可显示一依据其第二实施例之半导体积体电路的运作之波形图;第8图系一可显示一依据其第二实施例之半导体积体电路的运作之另一波形图;第9图系一可显示一依据本发明之第三实施例的半导体积体电路之方块图;第10图系一可显示一依据本发明之第四实施例的半导体积体电路之方块图;第11图系一可显示一依据本发明之第五实施例的半导体积体电路之方块图;第12图系一可显示一依据本发明之第六实施例的半导体积体电路之方块图;第13图系一可显示一依据本发明之第七实施例的半导体积体电路之方块图;第14图系一可显示一依据本发明之第八实施例的半导体积体电路之方块图;第15图系一可显示一依据本发明之第九实施例的半导体积体电路之方块图;第16图系一可显示一依据本发明之第十实施例的半导体积体电路之方块图;第17图系一可明细显示第16图中之记忆体晶格的电路图;第18图系一可显示一依据本发明之第十一实施例的半导体积体电路之方块图;而第19图则系一可显示一依据本发明之第十二实施例的半导体积体电路之方块图。 |
