| 主权项 |
1.一种多位元记忆单元之制造方法,包括下列步骤:提供一半导体基底,其中该半导体基底上形成有一闸极介电层、一多晶矽层及一第一图案化光阻层;以该第一图案化光阻为罩幕蚀刻该多晶矽层以形成一闸极,且于该闸极介电层表面留下一闲置多晶矽层;去除该第一图案化光阻;于该闸极侧壁形成一第一间隙壁;等向性蚀刻该闲置多晶矽层,使该闸极底切以形成一底切形闸极;于形成有该底切形闸极之该半导体基底上形成一第二图案化光阻层,该第二图案化光阻层具有一开口,该开口露出部分之该底切形闸极表面及部分之该半导体基底表面;以该第二图案化光阻层为罩幕,去除露出表面之该第一间隙壁及该闸极介电层,并去除该第二图案化光阻层;及对露出表面之该半导体基底进行离子植入以在该半导体基底形成掺杂区,并去除该第一间隙壁及该闸极介电层。2.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中更包括下列步骤:于该底切形闸极及该掺杂区表面上形成金属矽化物。3.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该闸极介电层为氧化层。4.如申请专利范围第3项所述之多位元记忆单元之制造方法,其中该氧化层为二氧化矽层。5.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该闸极介电层为高介电系数材料。6.如申请专利范围第5项所述之多位元记忆单元之制造方法,其中该高介电系数材料之介电系数为3至100。7.如申请专利范围第5项所述之多位元记忆单元之制造方法,其中该高介电系数材料为五氧化二钽(Ta2O5)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钆(Gd2O3)、氧化钇(Y2O3)其中之一。8.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该第一间隙壁为氧化矽层或氮化矽层其中之一。9.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中植入之离子为砷离子或硼离子其中之一。10.一种多位元记忆单元之制造方法,包括下列步骤:提供一半导体基底,其中该半导体基底上形成有一闸极介电层、一多晶矽层及一第一图案化光阻层;以该第一图案化光阻为罩幕蚀刻该多晶矽层以形成一闸极,且于该介电层表面留下一闲置多晶矽层;去除该第一图案化光阻;于该闸极侧壁形成一第一间隙壁;等向性蚀刻该闲置多晶矽层,使该闸极底切以形成一形闸极;于形成有该底切形闸极之该半导体基底上形成一第二图案化光阻层,该第二图案化光阻层具有一开口,该开口露出部分之该底切形闸极表面及部分之该半导体基底表面;以该第二图案化光阻层为罩幕,对露出表面之该半导体基底进行离子植入以形成一第一掺杂区,并进行热氧化处理;去除该第二图案化光阻层及该第一间隙壁;于该底切形闸极侧壁形成一介电层及第二间隙壁,并去除露出表面之该闸极介电层;对露出表面之该半导体基底进行离子植入以形成一第二掺杂区。11.如申请专利范围第10项所述之多位元记忆单元之制造方法,其中该闸极介电层为氧化层。12.如申请专利范围第11项所述之多位元记忆单元之制造方法,其中该氧化层为二氧化矽层。13.如申请专利范围第10项所述之多位元记忆单元之制造方法,其中该闸极介电层为高介电系数材料。14.如申请专利范围第13项所述之多位元记忆单元之制造方法,其中该高介电系数材料之介电系数为3至100。15.如申请专利范围第13项所述之多位元记忆单元之制造方法,其中该高介电系数材料为五氧化二钽(Ta2O5)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钆(Gd2O3)、氧化钇(Y2O3)其中之一。16.如申请专利范围第10项所述之多位元记忆单元之制造方法,其中该第一间隙壁为氧化矽层或氮化矽层其中之一。17.如申请专利范围第10项所述之多位元记忆单元之制造方法,其中植入之离子为砷离子或硼离子其中之一。18.如申请专利范围第10项所述之多位元记忆单元之制造方法,其中该介电层为氧化层。19.如申请专利范围第18项所述之多位元记忆单元之制造方法,其中该氧化层为二氧化矽层。20.如申请专利范围第10项所述之多位元记忆单元之制造方法,其中该介电层为高介电系数材料。21.如申请专利范围第20项所述之多位元记忆单元之制造方法,其中该高介电系数材料之介电系数为3至100。22.如申请专利范围第20项所述之多位元记忆单元之制造方法,其中该高介电系数材料为五氧化二钽(Ta2O5)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钆(Gd2O3)、氧化钇(Y2O3)其中之一。23.如申请专利范围第10项所述之多位元记忆单元之制造方法,其中该第二间隙壁为氮化层。24.如申请专利范围第23项所述之多位元记忆单元之制造方法,其中该氮化层为氮化矽层。25.一种记忆单元,包括:一半导体基底,该半导体基底具有源汲极区;一闸极介电层,形成于该矽基底上;一底切型闸极,由多晶矽层所构成,该底切形闸极之高度为800至2500,形成于该闸极氧化层上;一氧化层,顺应性形成于该半导体基底、该闸极介电层及该底切型闸极露出之表面上,该闸极介电层之厚度为20至200;及一间隙壁,形成于该底切形闸极与该氧化层之侧壁,该间隙壁之底部宽度为50至200。26.如申请专利范围第25项所述之记忆单元,其中该源汲极区及该底切形闸极上方更包括一金属矽化物。27.如申请专利范围第25项所述之记忆单元,其中该闸极介电层为氧化层或高介电常数材料其中之一。28.如申请专利范围第25项所述之记忆单元,其中该氧化层为二氧化矽。29.如申请专利范围第25项所述之记忆单元,其中该间隙壁为氮化矽。30.一种读取多位元记忆单元的操作方法,该多位元记忆单元具有一底切型闸极,该底切型闸极形成于一半导体基底上,该底切型闸极具有一第一底切部、一第二底切部及一第一侧边、一第二侧边,该第一底切部位为该第一侧边及该第二底切部位于该第二侧边,一第一间隙壁形成于该第一侧边之该底切型闸极之侧壁上以作为一第一记忆单元,一第二间隙壁形成于该第二侧边之该底切型闸极之侧壁上以作为一第二记忆单元,该第一侧边之该半导体基底上形成有一第一源汲极区,且该第一源汲极区与该底切型闸极相距一第一既定距离,该第二侧边之该半导体基底上形成有一第二源汲极区,且该第二源汲极区与该底切型闸极相距一第二既定距离,包括下列步骤:于该底切型闸极上施加一闸极电压;于该第一源汲极区施加一第一电压,且于该第二源汲极区施加一小于该第一电压之第二电压,当该第一既定距离小于该第一底切部之横向宽度,则该第一源汲极区与该第二源汲极间具有导通电流时,即该第一记忆单元之读取値为0;及当该第一既定距离大于该第一底切部之横向宽度,则该第一源汲极区与该第二源汲极间具有一小于该导通电流之漏电流时,即该第一记忆单元之读取値为1。31.如申请专利范围第30项所述之读取多位元记忆单元的操作方法,其中更包括下列步骤:于该底切型闸极上施加一闸极电压;于该第一源汲极区施加一第三电压,且于该第二源汲极区施加一大于该第三电压之第四电压,当该第二既定距离小于该第二底切部之横向宽度,则该第一源汲极区与该第二源汲极间具有一导通电流时,即该第二记忆单元之读取値为0;及当该第二既定距离大于该第二底切部之横向宽度,则该第一源汲极区与该第二源汲极间具有一小于该导通电流之漏电流时,即该第二记忆单元之读取値为1。图式简单说明:第1a-1c图系显示习知之罩幕式唯读记忆体之部分制造流程。第2a-2i图系显示本发明之多位元记忆单元之制造方法之第一实施例。第3a-3j图系显示本发明之多位元记忆单元之制造方法之第二实施例。 |
