| 主权项 |
1.一种非挥发性半导体记忆装置,其包括:一具有可电子重写记忆格之矩阵配置的记忆格阵列,该等记忆格会构成数个各包含数个该等记忆格的记忆格单元;一解码电路,用以将一位址解码,并且选择该记忆格阵列之记忆格;一感测放大器电路,用以检测从该记忆格阵列读出的资料,并且锁存写入该记忆格阵列的资料;一读出控制手段,用以从该解码电路所选择的记忆格单元中选择出来的记忆格中读出资料;一写入控制手段,用以藉由赋予写入电压,将资料写入该解码电路所选择的记忆格单元中选择出来的记忆格;以及一写入查证读出控制手段,用以在确保流入其导通状态的记忆格电流大于该读出控制手段的资料读出工作期间的电导的偏差条件下,从所选择的记忆格中读出资料,以确认该写入控制手段的资料写入状态。2.一种非挥发性半导体记忆装置,其包括:一具有由字线来驱动的可电子重写记忆格之矩阵配置的记忆格阵列,该等记忆格会构成数个NAND型记忆格单元,其各包含与一位元线串联的数个该等记忆格;一解码电路,用以将一位址解码,并且选择该记忆格阵列之字线及位元线;一感测放大器电路,用以检测从该记忆格阵列之一位元线中读出的资料,并且锁存写入该记忆格阵列的资料;一读出控制手段,用以藉由赋予一读出电压给从该解码电路所选择的NAND型记忆格单元中所选择出来的字线,并且赋予一第一个通过电压给未被选择的字线,以读出资料,该第一个通过电压系设定成使记忆格电导;一写入控制手段,用以藉由赋予一写入电压于该解码电路所选择的NAND型记忆格单元中所选择出来的字线,并且施加一低于该写入电压的第二个通过电压给未被选择的字线,以将资料写入;以及一写入查证读出控制手段,用以在确保流入该所选择的NAND型记忆格单元之导通状态的电流大于该读出控制手段的资料读出工作期间的电导的条件下,藉由赋予一查证读出电压至该所选择的NAND型记忆格单元中所选择的字线,并且施加一第三个通过电压给未被选择的字线(该第三个通过电压系设定成使记忆格电导),读出资料以确认该写入控制手段的资料写入状态。3.如申请专利范围第2项之非挥发性半导体记忆装置,进一步包括:一资料删除控制手段,藉由赋予一删除电压给该格区块的基板区域,将被选择的格区块中的所有记忆格内的资料照射删除,该被选择格区块系共用该记忆格阵列中共同字线之NAND型记忆格单元的范围中,且形成最小的资料删除单元。4.如申请专利范围第2项之非挥发性半导体记忆装置,其中该第三个通过电压系设定成高于该第一个通过电压。5.如申请专利范围第2项之非挥发性半导体记忆装置,其中该第二个通过电压系设定成高于该第一个通过电压。6.如申请专利范围第2项之非挥发性半导体记忆装置,其中该第二及第三个通过电压中至少一个系设定成高于该第一个通过电压。7.如申请专利范围第6项之非挥发性半导体记忆装置,其中每个该NAND型记忆格单元都包括一第一个选择电晶体,其系位于记忆格其中一端与一位元线之间,并且由第一条选择闸线来驱动;以及一第二个选择电晶体,其系位于另外一端与一共用源极线之间,并且由第二条选择闸线来驱动;当该读出控制手段进行资料读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一个通过电压,当该写入查证读出控制手段进行写入查证读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一或第三个通过电压。8.如申请专利范围第2项之非挥发性半导体记忆装置,其中在写入工作期间赋予至未被选择的字线的该第二个通过电压,在完成写入工作之后便会被重置成接地电位,并且在下个写入查证读出工作中,将该第三个通过电压赋予在该等未被选择的字线中。9.如申请专利范围第2项之非挥发性半导体记忆装置,其中在写入工作期间赋予至未被选择的字线的该第二个通过电压,在完成写入工作之后,在下个写入查证读出工作中会继续赋予在该等未被选择的字线中,不必重置。10.一种非挥发性半导体记忆装置,其包括:一具有由字线来驱动的可电子重写记忆格之矩阵配置的记忆格阵列,该等记忆格会构成数个NAND型记忆格单元,其各包含与一位元线串联的数个该等记忆格;一解码电路,用以将位址解码,并且选择该记忆格阵列之字线及位元线;一感测放大器电路,用以检测从该记忆格阵列之一位元线中读出的资料,并且锁存写入该记忆格阵列的资料;一读出控制手段,用以藉由赋予一读出电压至从该解码电路所选择的NAND型记忆格单元中选择出来的字线中,并且赋予一第一个通过电压给未被选择的字线,以读出资料,该第一个通过电压系设定成使记忆格电导;一写入控制手段,用以藉由赋予一写入电压于该解码电路所选择的NAND型记忆格单元中选择出来的字线中,并且施加一低于该写入电压的第二个通过电压给未被选择的字线,以将资料写入;以及一写入查证读出控制手段,用以在确保由未被选择的字组线所驱动记忆格的电导値大于资料读出工作期间的电导値的条件下,藉由赋予一查证读出电压至该所选择的NAND型记忆格单元中所选择的字线,并且赋予一第三个通过电压给未被选择的字线(该第三个通过电压系设定成使记忆格电导),读出资料以确认该写入控制手段的资料写入状态。11.如申请专利范围第10项之非挥发性半导体记忆装置,进一步包括:一资料删除控制手段,藉由赋予一删除电压给该格区块的基板区域,将被选择的格区块中的所有记忆格内的资料照射删除,该被选择格区块系位于共用该记忆格阵列中共同字线之NAND型记忆格单元的范围中,且形成最小的资料删除单元。12.如申请专利范围第10项之非挥发性半导体记忆装置,其中该第二及第三个通过电压中至少一个系设定成高于该第一个通过电压。13.如申请专利范围第12项之非挥发性半导体记忆装置,其中每个该NAND型记忆格单元都包括一第一个选择电晶体,其系位于记忆格其中一端与一位元线之间,并且由第一条选择闸线来驱动;以及一第二个选择电晶体,其系位于另外一端与一共用源极线之间,并且由第二条选择闸线来驱动;当该读出控制手段进行资料读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一个通过电压;当该写入查证读出控制手段进行写入查证读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一或第三个通过电压。14.如申请专利范围第10项之非挥发性半导体记忆装置,其中在写入工作期间赋予至未被选择的字线的该第二个通过电压,在完成写入工作之后便会被重置成接地电位,并且在下个写入查证读出工作中,将该第三个通过电压赋予在该等未被选择的字线中。15.如申请专利范围第10项之非挥发性半导体记忆装置,其中在写入工作期间赋予至未被选择的字线的该第二个通过电压,在完成写入工作之后,在下个写入查证读出工作中会继续赋予在该等未被选择的字线中,不必重置。16.一种非挥发性半导体记忆装置,其包括:一由数个可电子重写之记忆格所构成的记忆格单元;一用以与该记忆格单元交换资料的位元线;连接至形成该记忆格单元之记忆格的控制闸极的字线;以及一用以赋予预设电压给该等字线的列解码器,该列解码器会赋予一预设电压给该等字线,确保在用以判断预设的资料是否被写入形成该记忆格单元的其中一个记忆格之中的读出工作中,流入该导通的记忆格单元的格电流会大于在用以指定写入该记忆格中的资料的读出工作中,流入该导通的记忆格单元的格电流。17.一种非挥发性半导体记忆装置,其包括:一由数个可电子重写之记忆格所构成的记忆格单元;一连接在该记忆格单元其中一端与该位元线之间的选择电晶体;一与该记忆格单元交换资料的位元线;分别连接至形成该记忆格单元之记忆格的控制闸极及该选择电晶体的闸极的字线及选择闸线;以及一用以赋予预设电压给该等字线及该选择闸线的列解码器,在读出工作期间,该列解码器会赋予一第一个通过电压给连接至形成该记忆格单元之数个记忆格之间未被选择的记忆格的字线,用以判断预设的资料是否被写入形成该记忆格单元的其中一个记忆格之中,并且在读出工作期间,该列解码器会赋予一低于该第一个通过电压的第二个通过电压给连接至形成该记忆格单元之数个记忆格之间未被选择的记忆格的字线,用以指定写入该记忆格单元的资料。18.如专利范围第17项之非挥发性半导体记忆装置,其中在读出工作期间,亦会赋予该第一个通过电压给连接至该选择电晶体的该选择闸线,用以判断预设的资料是否被写入形成该记忆格单元的记忆格之中。19.如专利范围第17项之非挥发性半导体记忆装置,其中在读出工作期间,为判断预设的资料是否被写入形成该记忆格单元的记忆格之中而赋予给连接至该选择电晶体的该选择闸线的电压,不同于该第一个通过电压。20.一种非挥发性半导体记忆装置,其包括:一具有可电子重写记忆格之矩阵配置的记忆格阵列,该等记忆格会构成数个各包含数个该等记忆格的记忆格单元;一解码器,用以将一位址解码,并且选择该记忆格阵列之记忆格;一感测放大器,用以检测从该记忆格阵列读出的资料,并且锁存写入该记忆格阵列的资料;一读出控制器,用以从该解码器所选择的记忆格单元中选择出来的记忆格中读出资料;一写入控制器,用以藉由赋予写入电压,将资料写入该解码器所选择的记忆格单元中选择出来的记忆格;以及一写入查证读出控制器,用以在确保在用以判断预设的资料是否被写入形成该记忆格单元的其中一个记忆格之中的读出工作中,流入该导通的记忆格单元的格电流,会大于在用以指定写入该记忆格中的资料的读出工作中,流入该导通的记忆格单元的格电导的偏差条件下,从所选择的记忆格中读出资料,以确认该写入控制器的资料写入状态。21.如申请专利范围第20项之非挥发性半导体记忆装置,其中当格数量增加时,该写入查证读出控制器会在实质相同的时间中控制该写入查证时间。22.一种非挥发性半导体记忆装置,其包括:一具有由字线来驱动的可电子重写记忆格之矩阵配置的记忆格阵列,该等记忆格会构成数个NAND型记忆格单元,其各包含与一位元线串联的数个该等记忆格,每个该NAND型记忆格单元都包括一第一个选择电晶体,其系位于记忆格其中一端与一位元线之间,并且由第一条选择闸线来驱动,以及一第二个选择电晶体,其系位于另外一端与一共用源极线之间,并且由第二条选择闸线来驱动;一解码电路,用以将一位址解码,并且选择该记忆格阵列之字线及位元线;一感测放大器电路,用以检测从该记忆格阵列之一位元线中读出的资料,并且锁存写入该记忆格阵列的资料;一读出控制手段,用以藉由赋予一读出电压给从该解码电路所选择的NAND型记忆格单元中所选择出来的字线,并且赋予一第一个通过电压给未被选择的字线,以读出资料,该第一个通过电压系设定成使记忆格电导;一写入控制器,用以藉由赋予一写入电压于该解码电路所选择的NAND型记忆格单元中所选择出来的字线,并且施加一低于该写入电压的第二个通过电压给未被选择的字线,以将资料写入;以及一写入查证读出控制器,用以在确保流入该所选择的NAND型记忆格单元之导通状态的电流大于该读出控制器的资料读出工作期间的电导的条件下,藉由赋予一查证读出电压至该所选择的NAND型记忆格单元中所选择的字线,并且施加一第三个通过电压给未被选择的字线(该第三个通过电压系设定成使记忆格电导),读出资料以确认该写入控制手段的资料写入状态,其中,当该读出控制器进行资料读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一个通过电压,当该写入查证读出控制器进行写入查证读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一或第三个通过电压,以及其中,在初始通道前置充电期间,可藉由赋予一程式电压给一条被选择的字线及一条未被选择的字线,以赋予该第一个通过电压给该第一条选择闸线;当赋予该第二个通过电压之后,其位准足以切断该选择电晶体。23.如申请专利范围第22项之非挥发性半导体记忆装置,其中足以切断该选择电晶体的位准为电源电位Vcc。24.一种非挥发性半导体记忆装置,其包括:一具有由字线来驱动的可电子重写记忆格之矩阵配置的记忆格阵列,该等记忆格会构成数个NAND型记忆格单元,其各包含与一位元线串联的数个该等记忆格,每个该NAND型记忆格单元都包括一第一个选择电晶体,其系位于记忆格其中一端与一位元线之间,并且由第一条选择闸线来驱动,以及一第二个选择电晶体,其系位于另外一端与一共用源极线之间,并且由第二条选择闸线来驱动;一解码电路,用以将位址解码,并且选择该记忆格阵列之字线及位元线;一感测放大器电路,用以检测从该记忆格阵列之一位元线中读出的资料,并且锁存写入该记忆格阵列的资料;一读出控制器,用以藉由赋予一读出电压给从该解码电路所选择的NAND型记忆格单元中所选择出来的字线,并且赋予一第一个通过电压给未被选择的字线,以读出资料,该第一个通过电压系设定成使记忆格电导;一写入控制器,用以藉由赋予一写入电压于该解码电路所选择的NAND型记忆格单元中所选择出来的字线,并且施加一低于该写入电压的第二个通过电压给未被选择的字线,以将资料写入;以及一写入查证读出控制器,用以在确保流入该所选择的NAND型记忆格单元之导通状态的电流大于该读出控制器的资料读出工作期间的电导的条件下,藉由赋予一查证读出电压至该所选择的NAND型记忆格单元中所选择的字线,并且施加一第三个通过电压给未被选择的字线(该第三个通过电压系设定成使记忆格电导),读出资料以确认该写入控制手段的资料写入状态,其中,当该读出控制器进行资料读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一通过电压,当该写入查证读出控制器进行写入查证读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一或第三个通过电压,以及其中,该写入查证读出控制器会赋予该第三个通过电压给未被选择的字线(该第三个通过电压高于正常读出工作的第一个通过电压),以及赋予该第一个通过电压给该第一及第二条选择闸线。25.一种非挥发性半导体记忆装置,其包括:一具有由字线来驱动的可电子重写记忆格之矩阵配置的记忆格阵列,该等记忆格会构成数个NAND型记忆格单元,其各包含与一位元线串联的数个该等记忆格,每个该NAND型记忆格单元都包括一第一个选择电晶体,其系位于记忆格其中一端与一位元线之间,并且由第一条选择闸线来驱动,以及一第二个选择电晶体,其系位于另外一端与一共用源极线之间,并且由第二条选择闸线来驱动;一解码电路,用以将位址解码,并且选择该记忆格阵列之字线及位元线;一感测放大器电路,用以检测从该记忆格阵列之一位元线中读出的资料,并且锁存写入该记忆格阵列的资料;一读出控制器,用以藉由赋予一读出电压给从该解码电路所选择的NAND型记忆格单元中所选择出来的字线,并且赋予一第一个通过电压给未被选择的字线,以读出资料,该第一个通过电压系设定成使记忆格电导;一写入控制器,用以藉由赋予一写入电压于该解码电路所选择的NAND型记忆格单元中所选择出来的字线,并且施加一低于该写入电压的第二个通过电压给未被选择的字线,以将资料写入;以及一写入查证读出控制器,用以在确保流入该所选择的NAND型记忆格单元之导通状态的电流大于该读出控制器的资料读出工作期间的电导的条件下,藉由赋予一查证读出电压至该所选择的NAND型记忆格单元中所选择的字线,并且施加一第三个通过电压给未被选择的字线(该第三个通过电压系设定成使记忆格电导),读出资料以确认该写入控制手段的资料写入状态,其中,当该读出控制器进行资料读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一个通过电压,当该写入查证读出控制器进行写入查证读出工作时,会在该被选择的NAND型记忆格单元的该第一及第二条选择闸线中赋予该第一或第三个通过电压,以及其中,该写入查证读出控制器会赋予该第一个通过电压给未被选择的字线,以及赋予该第三个通过电压或更低的电压给该第一及第二条选择闸线。图式简单说明:图1为本发明实施例之NAND型EEPROM的记忆格阵列等价电路。图2为该记忆格阵列的配置。图3为图2的A-A'剖面图。图4为图2的B-B'剖面图。图5显示该NAND型EEPROM的区块结构。图6显示该NAND型EEPROM的感测放大器结构。图7显示该NAND型EEPROM资料删除工作的偏差关系。图8显示该NAND型EEPROM资料写入工作的偏差关系。图9将图8的偏差关系显示在记忆格阵列上。图10显示该NAND型EEPROM写入后之查证读出工作的偏差关系。图11将图10的偏差关系显示在记忆格阵列上。图12显示该NAND型EEPROM资料读出工作的偏差关系。图13将图12的偏差关系显示在记忆格阵列上。图14显示过去之NAND型EEPROM的记忆格阵列。图15显示过去之NAND型EEPROM资料删除、读出及写入的偏差关系。图16显示NAND型EEPROM的NAND格内记忆格数量与每1位元有效记忆格面积的关系。 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