| 主权项 |
1.一种电子元件之电极配线基板,其特征为具有:绝缘基板;形成于该绝缘基板上的第1电极配线;形成于该第1电极配线上的绝缘层;于该绝缘层上与该绝缘层独立形成之绝缘性段差部;形成于该绝缘性段差部及上述绝缘层上的第2电极配线;上述第1,第2电极配线系分别在上述绝缘性段差部之附近位置挟持上述绝缘层具有放电部位。2.如申请专利范围第1项之电子元件之电极配线基板,其中上述第1,第2电极配线分别形成带状,于上述第2电极配线沿上述绝缘性段差部形成导电性段差部,以该导电性段差部作为上述放电部位之一部分而接近上述第1电极配线形成。3.如申请专利范围第2项之电子元件之电极配线基板,其中上述第1,第2电极配线分别形成为带状,上述放电剖位系形成于该第1,第2电极配线之侧面缘部。4.如申请专利范围第1或2项之电子元件之电极配线基板,其中在上述第1,第2电极配线上形成之上述放电部位之至少一方具使电场集中之放电突起。5.如申请专利范围第1项之电子元件之电极配线基板,其中形成于上述绝缘层上之上述第2电极配线,系具有和形成于包含该绝缘层表面至上述绝缘性段差部之侧面之区域所形成之上述放电部位相当之突起部。6.一种显示装置,系具备:具有形成于绝缘基板上之多数扫描线,及形成于该扫描线上之绝缘层,及配设于上述绝缘层上,与上述扫描线互呈交叉配置之信号线,及配设在上述多数扫描线及信号线介由上述绝缘层互呈交叉形成之每一格内之画素电极的画素电极阵列基板;与上述画素电极阵列基板呈对向的对向基板;及保持于上述画素电极阵列基板与对向基板之间的光调变层;其特征为:除上述画素电极之形成领域外,在上述绝缘层上形成绝缘性段差部,在接近该绝缘性段差部挟持上述绝缘层呈对向之上述扫描线所连接之电极,及形成有上述信号线之电极层之特定位置上形成之电极上,具有自该绝缘层表面至上述绝缘性段差部之侧面止之区域上所形成之放电突起部。7.如申请专利范围第6项之显示装置,其中上述扫描线所连接之电极,及形成有上述信号线之电极层之特定位置上形成之电极,系分别形成为带状,上述放电部位形成于上述电极之侧面缘部。8.如申请专利范围第6项之显示装置,其中上述扫描线所连接之电极,及形成有上述信号线之电极层之特定位置上形成之电极之至少一方具有放电突起。9.如申请专利范围第6项之显示装置,其中上述绝缘性段差部之高度为1000以上。10.如申请专利范围第9项之显示装置,其中上述绝缘性段差部之高度为2000至3300之间。11.如申请专利范围第6项之显示装置,其中上述绝缘性段差部系以和上述信号线与画素电极之间形成之开关元件形成时使用之蚀刻保护膜相同之制程形成。12.一种显示装置,系具备:具有形成于绝缘基板上之多数扫描线及多数补助容量线,及在与形成有该扫描线及补助容量线之层为不同层上介由绝缘层配设,使上述扫描线及补助容量线互为交叉般配列之信号线,及配设于上述多数扫描线及多数信号线呈互为交叉形成之每一格内之画素电极的画素电极阵列基板;与上述画素电极阵列基板呈对向的对向基板;及保持于上述画素电极阵列基板与对向基板之间的光调变层;其特征为:在挟持上述绝缘层呈对向之上述扫描线及补助容量线分别连接之电极,及与其对应之和上述信号线以同一制程配设成略平行之带状之电连接上述补助容量线之补助容量线供电配线上,于上述绝缘层上形成之绝缘性段差部附近位置,分别形成有放电用部位,在上述绝缘层上形成之补助容量线供电配线,系具有和形成于该绝缘层表面至上述绝缘性段差部之侧面范围之区域之上述放电部位相当之弯曲部。13.如申请专利范围第12项之显示装置,其中上述绝缘性段差部之高度为1000以上。14.如申请专利范围第13项之显示装置,其中上述绝缘性段差部之高度为2000至3300之间。15.如申请专利范围第12项之显示装置,其中在上述显示信号线与画素电极之间分别形成有开关元件,上述绝缘性段差部系以和该开关元件形成时使用之蚀刻保护膜相同之制程形成。16.如申请专利范围第12项之显示装置,其中上述补助容量线供电配线及补助容量线检测电极系分别介由第1接触孔及第2接触孔连接于画素电极层连接配线。图式简单说明:图1:本发明一实施例之阵列基板之制程中之平面构造之平面图。图2:图1制程之后续制程中沿II-II线切断从箭头方向看之阵列基板之断面构造图。图3:图2制程之后续制程中之阵列基板之平面构造之平面图。图4:图3制程之后续制程中沿IV-IV线切断从箭头方向看之阵列基板之断面构造图。图5:本发明一实施例之阵列基板之制程流程图。图6:图5之制程之最后制程中之阵列基板之平面构造之概略构成。图7:本发明另一实施例之阵列基板之制程中之平面构造之平面图。图8A,8B:图7中之圆VIIIA之内部之扩大平面图及断面构造图。图9:本发明另一实施例之阵列基板之制程中之一部分之断面构造图。图10:本发明另一实施例之阵列基板之制程中之平面构造之平面图。图11:图10中之圆XI之内部扩大平面图。图12:图11之沿线XII-XII切断从箭头方向看之断面图。图13:本发明另一实施例之制程中之阵列基板之平面图。图14:本发明之实施例之阵列基板中形成之开关元件之构造之断面图。图15:习知阵列基板之电极配线构造图。图16:习知阵列基板之制造装置之一部分之斜视图。图17:图16之阵列基板中之静电放电状态。图18:积层构造之电极间产生放电时之放电破坏状态之断面图。图19:图18之放电破坏处插入导电体状态之图。图20:习知防止放电破坏之方法之一之阵列基板之平面图。图21:图20之沿XXI-XXI线切断从箭头方向看之断面图。图22:图20之阵列基板之制程流程图。图23:图22之制程之最后制程中之阵列基板之概略平面图。 |
