| 主权项 |
1.一种半导体晶片,包括:一逻辑电路部,系配置在一晶片面;至少一个记忆体集合部,系配置在该晶片面上,具备救济缺陷储存胞之冗长记忆储存胞;一电极垫座列,系配置在该晶片面上的该逻辑电路部及该记忆体集合部之外周围;以及至少一个熔丝元件群,系配置在该晶片面上的该逻辑电路部、该记忆体集合部及该电极垫座列之外侧,沿该晶片之任一边之领域,记忆该缺陷储存胞之位址。2.如申请专利范围第1项所述的半导体晶片,更再包括:复数的突起,系以二维状均等的配置在该晶片面上之该电极垫座列的内侧。3.一种半导体晶片,包括:一逻辑电路部,系配置在一晶片面上;至少一个记忆体集合部,系配置在该晶片面上,具备救济缺陷储存胞之冗长记忆储存胞;复数的突起,系以二维状均等配置在该逻辑电路部及该记忆体集合部之上方;以及至少一个熔丝元件群,系配置在该晶片面上的配置该复数突起之领域的外侧,沿该晶片之任何一边的领域,记忆该缺陷储存胞之位址。4.如申请专利范围第1项所述的半导体晶片,其中该电极垫座列,系在该电极垫座列与该晶片边之间无熔丝元件存在的领域,沿该晶片边配置。5.如申请专利范围第1项所述的半导体晶片,其中该电极垫座列,系形成在完全围绕该逻辑电路部及该记忆体集合部之外周围。6.如申请专利范围第1项所述的半导体晶片,其中该电极垫座列,系形成在该逻辑电路部及该记忆体集合部之外周围的一部分。7.如申请专利范围第1项所述的半导体晶片,其中具有复数的该熔丝元件群,该些熔丝元件群,系以分散配置在该晶片面上。8.如申请专利范围第1项所述的半导体晶片,其中具有复数的该熔丝元件群,该些熔丝元件群,系以该晶片面中央为中心,大略配置成为点对称。9.如申请专利范围第1项所述的半导体晶片,其中该熔丝元件群,系配置从该晶片之各角隅离开。10.如申请专利范围第1项所述的半导体晶片,其中该记忆体集合部,系在该晶片面上存在复数个。11.如申请专利范围第1项所述的半导体晶片,其中该记忆体集合部,在该晶片面上存在复数个;各记忆体集合部,有每一独立的熔丝元件群,该些熔丝元件群,系互以该晶片面中央为中心,配置成大略为点对称。12.如申请专利范围第1项所述的半导体晶片,其中该记忆体集合部,在该晶片面上存在复数个;对应该些复数的记忆体集合部之熔丝元件群,系集中形成在一领域。13.如申请专利范围第1项所述的半导体晶片,其中,该熔丝元件群具有:复数的熔丝;一锁存电路,系锁存该各熔丝之有无熔断的资料之熔丝资料,以及一转送电路,系暂时记忆该各熔之熔丝资料同时,使所记忆之复数之熔丝资料转送给该记忆体集合部。14.如申请专利范围第13项所述的半导体晶片,更再包括:一讯号线,系接连该熔丝元件群与该记忆体集合部,能使复数的熔丝资料以顺序发送。15.如申请专利范围第14项所述的半导体晶片,其中该讯号线,系可使该熔丝元件群之全熔丝资料,能以顺序发送的一单独线。16.如申请专利范围第14项所述的半导体晶片,其中该讯号线,系经该电极垫座列接连于该熔丝元件群与该记忆体集合部,不经过该电极垫座之正下方,经过电极垫座与电极垫座之间隙部。17.如申请专利范围第14项所述的半导体晶片,其中该讯号线,系经该电极垫座列接连于该熔丝元件群与该记忆体集合部,通过该电极垫座之正下方,该电极垫座不利用作为接合垫座。18.如申请专利范围第13项所述的半导体晶片,其中该记忆体集合部,系具有一电路,在该记忆体集合部投入电源大略同步,发出该熔丝元件之初期化讯号;该熔丝元件群,系具有一电路,当接受该初期化讯号时,发出该锁存电路及该转送电路之动作所必要的讯号。19.一种半导体模组,包括:一半导体晶片,系如申请专利范围第1项所述的半导体晶片;以及一组装基板,系实装该半导体晶片。20.一种半导体模组,包括:一半导体晶片,系如申请专利范围第3项所述的半导体晶片;以及一组装基板,系实装该半导体晶片。21.一种半导体模组,包括:一半导体晶片,系如申请专利范围第3项所述的半导体晶片;以及一组装基板,系搭载该半导体晶片,使该突起形成面成为对向面之状态;一粘附树脂层,系充填在该半导体晶片与该组装基板间;以及一焊锡球,系设在该基板之背面。图式简单说明:图1系从来的记忆体专用晶片之平面图。图2系从来的逻辑电路部及记忆体集合部之合载晶片的平面图。图3系从来之别的逻辑电路部及记忆体集合部之合载晶片的平面图。图4系表示关于本发明之第一实施例的半导体晶片之构成例的平面图。图5A系表示在图4之A-A'的概略断面图。图5B系表示在图4之B-B'的概略断面图。图5C系表示图4中之电极垫圈41及熔丝资料转送线60的位置关系之斜视图。图6系关于本发明之第一实施例的各熔丝元件之电路构成图。图7系关于本发明之第一实施例的熔丝元件群之电路构成图。图8系表示关于本发明之第一实施例,在熔丝元件群电路发生之各讯号的顺序图。图9系关于本发明之第一实施例,熔丝元件群与记忆体集合部间之讯号线的配线构成图。图10系关于本发明之第二实施例的半导体晶片之平面图。图11系关于本发明之第三实施例的半导体晶片之平面图。图12A系在图11之A-A'的概略断面图。图12B系在图11之B-B'的概略断面图图13系关于本发明之第四实施例的半导体晶片之平面图。图14系关于本发明之第四实施例的半导体晶片之斜视图。图15系关于本发明之第四实施例的半导体模组之断面图。 |
