| 主权项 |
1.一种非挥发性半导体记忆体装置,该装置包括:复数个记忆库,其包含复数个记忆体单元;一命令辨识段落,用以辨识一外部输入命令信号,并输出一识别信号;一内部控制段落,用以产生一控制信号来执行由该识别信号所指定的一命令;一位址控制段落,用以产生一内部位址信号到一记忆体区域,其包含要存取的该复数个记忆库之任意组合,其基于该外部输入的位址信号;及一第一位址反转段落,用以反转或非反转该输入位址信号的至少一特定位元之逻辑数値,并输出所得到的输入位址信号到该位址控制段落,其中预定的记忆体单元系基于该控制信号及该内部位址信号来存取。2.如申请专利范围第1项之非挥发性半导体记忆体装置,其中该第一位址反转段落包含:一逻辑反转段落,用以反转该位址信号的该逻辑数値;及一第一输出切换段落,用以在该位址信号的相同逻辑输出与该逻辑反转段落的一输出之间来切换。3.如申请专利范围第2项之非挥发性半导体记忆体装置,其中该第一输出切换段落或该第二输出切换段落使用在该装置的一制造流程中所提供的一导线图案来切换其输出。4.如申请专利范围第2项之非挥发性半导体记忆体装置,其中该第一输出切换段落或该第二输出切换段落包含:一能够设定其状态的记忆体元件;及一根据储存在该记忆体元件中的该设定状态来切换其输出的逻辑元件。5.如申请专利范围第2项之非挥发性半导体记忆体装置,其中该第一输出切换段落或该第二输出切换段落包含:一根据一外部输入逻辑数値来切换其输出的逻辑元件。6.如申请专利范围第1项之非挥发性半导体记忆体装置,其中该记忆库的记忆容量为整个记忆体之容量的1/2n,其中n为一自然数。7.如申请专利范围第1项之非挥发性半导体记忆体装置,其中该非挥发性半导体记忆体装置为一电性可写入及可抹除的快闪记忆体。8.一种非挥发性半导体记忆体装置,该装置包括:复数个记忆库,其每个包含复数个记忆体单元;一命令辨识段落,用以辨识一外部输入命令信号,并输出一识别信号;一内部控制段落,用以产生一控制信号来执行由该识别信号所指定的一命令;一位址控制段落,用以产生一内部位址信号到一记忆体区域,其包含要存取的该复数个记忆库之任意组合,其基于该外部输入的位址信号;及一第二位址反转段落,用以互换该输入位址信号的至少一特定位元与其至少另一个特定位元,并输出所得到的输入位址信号到该位址控制段落,其中预定的记忆体单元系基于该控制信号及该内部位址信号来存取。9.如申请专利范围第8项之非挥发性半导体记忆体装置,其中该第二位址反转段落包含:一第二输出切换段落,用以互换该输入位址信号之至少一特定位元与其至少另一个特定位元。10.如申请专利范围第9项之非挥发性半导体记忆体装置,其中该第一输出切换段落或该第二输出切换段落使用在该装置的一制造流程中所提供的一导线图案来切换其输出。11.如申请专利范围第9项之非挥发性半导体记忆体装置,其中该第一输出切换段落或该第二输出切换段落包含:一能够设定其状态的记忆体元件;及一根据储存在该记忆体元件中的该设定状态来切换其输出的逻辑元件。12.如申请专利范围第9项之非挥发性半导体记忆体装置,其中该第一输出切换段落或该第二输出切换段落包含:一根据一外部输入逻辑数値来切换其输出的逻辑元件。13.如申请专利范围第8项之非挥发性半导体记忆体装置,其中该记忆库的记忆容量为整个记忆体之容量的1/2n,其中n为一自然数。14.如申请专利范围第8项之非挥发性半导体记忆体装置,其中该非挥发性半导体记忆体装置为一电性可写入及可抹除的快闪记忆体。15.一种包含如申请专利范围第1项之非挥发性半导体记忆体装置的资讯装置,其中一记忆体运作使用该非挥发性半导体记忆体装置来进行。图式简单说明:图1所示为根据本发明的一非挥发性半导体记忆体装置的方块图,其显示出其主要部份。图2所示为图1的一范例性位址反转段落的方块图。图3所示为图1的一范例性位址控制电路的方块图。图4所示为图1之非挥发性半导体记忆体装置的记忆体地图。图5所示为本发明之范例2中一位址反转段落的一范例性运作。图6所示为在由图5之位址反转段落之特定位址互换之前与之后的记忆库之状态。图7所示为具有图5之位址反转段落之非挥发性半导体记忆体装置的记忆体地图。图8所示为不同于图1之另一个范例性位址反转段落(范例3)之方块图。图9所示为一习用非挥发性半导体记忆体装置的范例之方块图。图10所示为图9的一范例性位址控制电路的方块图。图11所示为图9之非挥发性半导体记忆体装置的记忆体地图。图12所示为使用一双重工作快闪记忆体之范例性系统组态的方块图。图13所示为不同于图9之另一个范例性非挥发性半导体记忆体装置的方块图。图14所示为图13的一范例性位址控制电路的方块图。图15所示为图13之非挥发性半导体记忆体装置的记忆体地图。图16所示为加入本发明的该非挥发性半导体记忆体装置的一资讯装置的基本组态之方块图。 |
