| 主权项 |
1.一种用于充电一指定负载电路至一指定电位之充电电路,充电电路包含:一充电躯动电路,系连接于负载电路,用于自充电电路之一输出端供给一充电信号至负载电路;一时间常数电路,用于接收充电信号,改变充电信号之一时间常数,及输出具有指定过渡时间周期之一过渡信号;一控制电路,用于依据指定之负载电路而输出一控制信号,以设定时间常数电路之一时间常数;一电压侦测电路,用于侦测自时间常数电路输出之过渡信号是否已达到指定电位,且输出一侦测信号;及一延迟及反相电路,用于延迟及反相一外部输入充电控制信号之逻辑位准,且输出一延迟信号,其中充电驱动电路依据延迟及反相电路所输出之延迟信号而启始一充电操作,且依据电压侦测电路所输出之侦测信号而结束充电操作。2.如申请专利范围第1项之充电电路,其中输出端系在从充电控制信号输入至延迟及反相电路时直到延迟信号输出时之一延迟时间周期期间由延迟信号接地为止。3.如申请专利范围第1项之充电电路,其中:电压侦测电路之一输出段系一转移闸极,其在延迟信号处于主动状态时导通,转移闸极连接于充电驱动电路之一P型MOS电晶体之一闸极,及P型MOS电晶体之闸极连接于一上拉电路,用于当延迟信号处于非主动状态时使P型MOS电晶体成为非导通状态。4.如申请专利范围第1项之充电电路,其中:时间常数电路包括复数串联之P型MOS电晶体,及复数N型MOS电晶体且各以一源极连接于各别P型MOS电晶体之一源极及以一汲极连接于各别P型MOS电晶体之一汲极,各P型MOS电晶体之一闸极连接于地,各闸极之一井区连接于充电电路之一指定内部电力供给源,及各N型MOS电晶建之一闸极接收一自控制电路输出之控制信号。5.如申请专利范围第4项之充电电路,其中各N型MOS电晶体之一ON电阻设定为小于复数P型MOS电晶体各者之一ON电阻。6.一种半导体记忆装置,包含:一如申请专利范围第1项之充电电路;一对互补型位元线,系连接于一记忆体单元;及一均等电路,系使用一均等信号做为一充电控制信号,以均等该对互补型位元线至一相等之指定电位,其中充电电路之充电驱动电路之一输出端连接于该对互补型位元线。7.如申请专利范围第6项之半导体记忆装置,包含至少另一对互补型位元线,其中充电电路之充电驱动电路之输出端连接于该对互补型位元线。8.如申请专利范围第6项之半导体记忆装置,其中均等电路包括一上拉电路,用于充电该对互补型位元线至一指定电位。9.如申请专利范围第6项之半导体记忆装置,其中均等电路包括一上拉电路,用于充电该对互补型位元线至一指定电位,且充电电路之延迟及反相电路提供一延迟时间周期,其至少相等于由上拉电路充电至指定电位之该对互补型位元线所需之一时间周期。10.如申请专利范围第8项之半导体记忆装置,其中充电电路之延迟及反相电路提供一延迟时间周期,其至少相等于由上拉电路充电至指定电位之该对互补型位元线所需之一时间周期,以经由充电驱动电路之输出端放电。图式简单说明:图1揭示本发明之一实例之充电电路之电路架构;图2揭示包括在图1所示充电电路中之一延迟及反相电路之电路架构;图3揭示包括在图1所示充电电路中之一时间常数电路之电路架构;图4揭示包括在图1所示充电电路中之本发明半导体记忆装置之一部分电路架构;图5系一计时图,说明图1.4所示电路中使用之多种信号;图6揭示包括在图1所示充电电路中之本发明另一半导体记忆装置之一部分电路架构;图7揭示一习知充电电路之电路架构;及图8揭示另一习知充电电路之电路架构。 |
