时钟延迟电路和使用其的振荡电路、相位同步电路

摘要

在现有技术中，存在以下问题：在集成电路内部对外部时钟信号进行倍增的时钟生成电路中，仅能以为此而使用的数字延迟线的一个延迟元件时间单位来调整延迟时间，而存在生成的内部时钟信号的跳动等。本发明在生成倍频时钟信号的PLL中，并联设置延迟时间不同的多个延迟元件，设有时钟延迟电路17，以便于从这些延迟元件选择一个延迟元件。

主权项

1.一种时钟延迟电路，其特征在于：具有多个延迟元件，设置成将输入的同一时钟信号延迟互不相同的延迟时间量、并将分别延迟的时钟信号输出的多个延迟元件组，其中，输出在时间上连续的任意两个延迟时钟的相邻两个延迟元件，构成为只输出各自输出的延迟时钟信号间的时间差，该时间差比由这多个延迟元件提供的多个延迟时间中的最小值更短；和选择器，选择来自所述多个延迟元件的多个时钟信号中的任意一个并将其输出。