| 主权项 |
1.一种半导体装置,具有复数个记忆单元,该记忆单 元包 含有:第1导电型区域,形成在半导体基板之主表面; 第2 导电型之1对之不纯物区域,以隔开指定之间隔形 成在上 述之第1导电型区域;和传输闸,控由闸极绝缘膜形 成在 被上述之1对之不纯物区域包夹之上述第1导电型 区域上的 闸极电极所构成;下部电极,与上述1对之不纯物区 域之 一方连接;以及电容器,由该下部电极和经由导电 体膜而 相对的上部电极所成,其特征是具备有,绝缘膜,形 成在 上述传输闸上;柱状导电体部,由埋入到接触孔洞 内之导 电体所形成,该埋入形成不超越该接触孔洞之上端 之方式 ,该接触孔洞被设在上述之绝缘膜用来使上述1对 之不纯 物区域之一方之表面露出;下部电极,包含有:第1导 电 体部,形成在包含上述接触孔洞之上方之绝缘膜上 之指定 之区域,和至少具有开口部用来使上述柱状导电体 部之上 端表面露出;和第2导电体部,形成在上述开口部内 之该 开口部之侧面,上述绝缘膜之表面,及形成在上述 第1导 电体部之其他表面暨上述柱状导电体部之上端表 面,用来 使上述之柱状导电体部和上述之第1导电体部产生 电连接 ;和上部电极,包含经由介质体膜形成在上述第2导 电体 部之表面上之第3导电体部。2.如申请专利范围第1 项之半导体装置,其中上述之开口 部形成将上述第1导电体部分离成2个。3.如申请专 利范围第1或2项之半导体装置,其中上述之第 2导电体部在该第2导电体部表面具有微细之凹凸 。4.一种半导体装置之制造方法,其特征是所具备 之工程包 含有:在半导体基板之主表面形成第1导电型区域; 在上 述之第1导电型区域,以隔开指定之间隔形成第2导 电型之 1对之不纯物区域;和在被上述之1对之不纯物区域 包夹之 上述第1导电型区域上,经由闸极绝缘膜形成闸极 电极; 以覆盖上述1对不纯物区域及上述闸极电极之方式 ,在上 述之主表面上形成绝缘膜;在上述之绝缘膜形成接 触孔洞 用来使上述1对不纯物区域中之一方之表面露出; 在包含 上述接触孔洞内之上述绝缘膜上之指定之区域形 成第1导 电层;在上述之第1导电层形成开口部,用来使上述 绝缘 膜之表面露出,和在该绝缘膜之表面之下方,使形 成在上 述接触孔洞内之上述第1导电层之上端表面露出; 在上述 开口部之该开口部侧面,上述绝缘膜之表面,及上 述第2 导电层之其他表面和形成于上述接触孔洞内之上 述第1导 电层之上端表面,形成第2导电层;同时将上述第1导 电层 和上述第2导电层予以图型化以形成下部电极;和 经由介 质体膜在上述第2导电层上形成第3导电层。5.如申 请专利范围第4项之半导体装置之制造方法,其中 上述之形成开口部之工程包含将形成在上述绝缘 膜上之上 述第1导电层分离成2个之工程。6.如申请专利范围 第4项之半导体装置之制造方法,其中 用以形成上述第2导电层之工程更包含有形成于其 表面具 有微细凹凸之聚矽膜之工程。7.如申请专利范围 第5项之半导体装置之制造方法,其中 用以形成上述第2导电层之工程更包含有形成于其 表面具 有微细凹凸之聚矽膜之工程。8.如申请专利范围 第4至7项之任何一项之半导体装置之制 造方法,其中上述之用以形成第1导电层之工程包 含有形 成掺杂磷之聚矽膜之工程。图式简单说明:第一图 表示本 发明之实施形态1之半导体装置之剖面。第二图是 剖面图 ,用来表示该实施形态之半导体装置之制造方法之 一工程 。第三图是剖面图,用来表示该实施形态之第二图 所示工 程后所进行之工程。第四图是剖面图,用来表示该 实施形 态之第三图所示工程后所进行之工程。第五图是 剖面图, 用来表示该实施形态之第四图所示工程后所进行 之工程。 第六图是剖面图,用来表示该实施形态之第五图所 示工程 后所进行之工程。第七图是剖面图,用来表示该实 施形态 之第六图所示工程后所进行之工程。第八图是剖 面图,用 来表示该实施形态之第七图所示工程后所进行之 工程。第 九图表示该实施形态之第八图所示工程之半导体 装置之平 面。第十图表示本发明之实施形态2之第八图所示 工程之 半导体装置之平面。第十一图是习知之DRAM之方块 图。第 十二图是习知之DRAM之记忆单元之等値电路图。第 十三图 表示习知之DRAM之剖面图。第十四图是剖面图,用 来表示 习知之DRAM之制造方法之一工程。第十五图是剖面 图,用 来表示第十四图所示工程后所进行之工程。第十 六图是剖 面图,用来表示第十五图所示工程后所进行之工程 。第十 七图是剖面图,用来表示第十六图所示工程后所进 行之工 程。第十八图是剖面图,用来表示第十七图所示工 程后所 进行之工程。第十九图是剖面图,用来表示第十八 图所示 工程后所进行之工程。第二十图是剖面图,用来表 示第十 九图所示工程后所进行之工程。 |
