| 主权项 |
1.一种半导体装置,其特征是具备有:SOI基板,具有顺序积层半导体基板,绝缘层,和半导体层之构造;第1绝缘膜,形成在上述之半导体层之主面上;闸极电极,形成在上述之第1绝缘膜上;成对之第2绝缘膜,包夹上述之闸极电极,分别具有接合在上述闸极电极之侧面之内侧面,和不接合在上述闸极电极之上述侧面之外侧面;成对之第3绝缘膜,经由上述之第1绝缘膜形成在上述半导体层之上述主面上,包夹上述之闸极电极和上述之第2绝缘膜,分别具有接合在上述第2绝缘膜之上述外侧面之内侧面,和不接合在上述第2绝缘膜之上述外侧面之外侧面;本体区域,形成在上述闸极电极之下方之上述半导体层内;和成对之源极汲极区域,形成在上述之半导体层内,成为包夹上述之本体区域;上述之源极汲极区域分别具有延伸部,在上述半导体层之上述主面内,形成从上述第2绝缘膜之上述外侧面之下方朝向上述本体区域延伸;在闸极长度方向之上述第2绝缘膜之幅度,大于成为上述第3绝缘膜之底层部份之上述第1绝缘膜之膜厚。2.如申请专利范围第1项之半导体装置,其中上述第2绝缘膜之上述幅度是上述闸极长度之尺寸之2/7-1。3.如申请专利范围第1项之半导体装置,其中在上述之半导体层之上述主面内,形成有寿命抑制部。4.如申请专利范围第3项之半导体装置,其中在上述之绝缘层之方向,形成有上述第3绝缘膜之部份之上述半导体层之上述主面,比形成有上述第2绝缘膜之部份之上述半导体层之上述主面下沉。5.如申请专利范围第3项之半导体装置,其中位于上述第3绝缘膜之上述外侧面之外侧部份之上述半导体层之上述主面,在上述绝缘层之方向,比形成有上述第3绝缘膜之部份之上述半导体层之上述主面下沉。6.如申请专利范围第3项之半导体装置,其中更具备有形成在上述源极汲极区域上之金属-半导体化合物层。7.如申请专利范围第3项之半导体装置,其中上述之第3绝缘膜是氮化矽膜;和上述之第3绝缘膜,不经由上述之第1绝缘膜,而是直接形成在上述半导体层之上述主面上。8.如申请专利范围第1至7项中任一项之半导体装置,其中上述之半导体装置是MOSFET;在上述之半导体层内形成有作为上述之MOSFET之NMOSFET和PMOSFET;上述之NMOSFET所具备之上述第2绝缘膜之上述幅度,大于上述PMOSFET所具备之上述第2绝缘膜之上述幅度。9.如申请专利范围第1至7项中任一项之半导体装置,其中上述之半导体装置是MOSFET;在上述之半导体层内形成有作为上述之MOSFET之NMOSFET和PMOSFET;上述之PMOSFET所具备之上述第2绝缘膜之上述幅度,大于上述NMOSFET所具备之上述第2绝缘膜之上述幅度。10.一种半导体装置,其特征是具备有:基板,具有形成数位电路之第1区域,和形成类比电路或RF(Radio frequency)电路之第2区域;第1半导体元件,形成在上述之第1区域,用来构成上述之数位电路;和第2半导体元件,形成在上述之第2区域,用来构成上述之类比电路或RF电路;上述之第1半导体元件具有:第1闸极电极,形成在上述基板之主面上,成为包夹第1闸极绝缘膜;第1本体区域,形成在上述之基板内,位于上述第1闸极电极之下方;和成对之第1源极汲极区域,形成在上述之基板内,成为包夹上述之第1本体区域;上述之第2半导体元件具有:第2闸极电极,形成在上述基板之上述主面上,成为包夹第2闸极绝缘膜;第2本体区域,形成在上述之基板内,位于上述第2闸极电极之下方;和成对之第2源极汲极区域,形成在上述之基板内,成为包夹上述之第2本体区域;上述之第1源极汲极区域具有成对之第1延伸部,在上述基板之上述主面内,形成延伸到上述第1闸极电极之下方;上述之第2源极汲极区域具有成对之第2延伸部,在上述基板之上述主面内,形成延伸到上述第2闸极电极之下方;平面看之上述第1闸极电极和上述第1延伸部之重叠程度,大于平面看之上述第2闸极电极和上述第2延伸部之重叠程度。11.如申请专利范围第10项之半导体装置,其中上述之第1半导体元件更具有形成在上述第1闸极电极之侧面之第1侧壁;上述之第2半导体元件更具有:第1绝缘膜,形成在上述第2闸极电极之侧面;和第2侧壁,形成在上述第2闸极电极之上述侧面,成为包夹上述之第1绝缘膜。12.如申请专利范围第11项之半导体装置,其中上述之第1半导体元件更具有第2绝缘膜,形成在上述之第1闸极电极和上述之第1侧壁之间,接合在上述之第1闸极电极之上述侧面;上述之第1绝缘膜具有:第3绝缘膜,其膜厚等于上述之第2绝缘膜,形成接合在上述第2闸极电极之上述侧面;和第4绝缘膜,形成在上述之第3绝缘膜和上述之第2侧壁之间。13.一种半导体装置,其特征是具备有:基板;半导体元件,具有:(a)闸极电极,包夹闸极绝缘膜的形成在上述基板之主面上,沿着指定方向延伸;(b)第1侧壁,形成在上述闸极电极之侧面;(c)本体区域,形成在上述闸极电极之下方之上述基板内;和(d)成对之源极汲极区域,形成在上述之基板内,成为包夹上述之本体区域;层间绝缘膜,以覆盖在上述半导体元件之方式形成在上述之基板上;和闸极配线,形成在上述之层间绝缘膜内,接触在上述闸极电极之上面和沿着上述之指定方向延伸,上述之闸极电极之闸极长度方向之尺寸大于上述闸极电极之上述闸极长度。14.如申请专利范围第13项之半导体装置,其中更具备有第2侧壁,形成在上述闸极电极之上述侧面,成为包夹上述之第1侧壁。15.如申请专利范围第14项之半导体装置,其中在上述闸极长度方向之上述第2侧壁之尺寸,大于在上述闸极长度方向之上述第1侧壁之尺寸。图式简单说明:图1是剖面图,用来表示本发明之实施形态1之半导体装置之构造。图2是剖面图,用来表示本发明之实施形态1之NMOSFET和PMOSFET形成在同一个SOI基板上之态样。图3是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图4是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图5是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图6是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图7是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图8是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图9是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图10是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图11是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图12是剖面图,用来表示本发明之实施形态1之半导体装置之制造方法之步骤。图13是剖面图,用来表示本发明之实施形态2之半导体装置之构造。图14是上面图,用来表示本发明之实施形态2之半导体装置之第1变化例。图15是上面图,用来表示本发明之实施形态2之半导体装置之第2变化例。图16是电路图,用来简化的表示本发明之实施形态3之电晶体之等値电路。图17之图形以闸极长度为70nm之电晶体作为对象,用来表示氧化矽膜之幅度与截止频率和最大振荡频率之关系之测定结果。图18是剖面图,用来表示本发明之实施形态4之半导体装置之制造方法之步骤。图19是剖面图,用来表示本发明之实施形态4之半导体装置之制造方法之步骤。图20是剖面图,用来表示本发明之实施形态4之半导体装置之制造方法之步骤。图21是剖面图,用来表示本发明之实施形态4之半导体装置之制造方法之步骤。图22是剖面图,用来表示本发明之实施形态4之半导体装置之制造方法之步骤。图23是剖面图,用来表示本发明之实施形态4之半导体装置之制造方法之第1变化例。图24是剖面图,用来表示本发明之实施形态4之半导体装置之制造方法之第2变化例。图25是剖面图,用来表示本发明之实施形态4之半导体装置之制造方法之第3变化例。图26是剖面图,用来表示本发明之实施形态5之半导体装置之构造。图27是剖面图,用来表示本发明之实施形态5之半导体装置之构造。图28之图形以闸极长度为70nm之电晶体作为对象,用来表示补偿用绝缘膜之幅度与延迟时间之关系之测定结果。图29是剖面图,用来表示本发明之实施形态6之半导体装置之构造。图30是剖面图,用来表示本发明之实施形态6之半导体装置之制造方法之步骤。图31是剖面图,用来表示本发明之实施形态6之半导体装置之制造方法之步骤。图32是剖面图,用来表示本发明之实施形态6之半导体装置之制造方法之步骤,图33是剖面图,用来表示本发明之实施形态6之半导体装置之制造方法之步骤。图34是剖面图,用来表示本发明之实施形态6之半导体装置之制造方法之步骤。图35是剖面图,用来表示本发明之实施形态6之半导体装置之制造方法之步骤。图36是上面图,概略的表示本发明之实施形态7之半导体装置之构造。图37是剖面图,用来表示沿着图36所示之线段A1-A1之位置之剖面构造。图38是剖面图,用来表示沿着图36所示之线段A2-A2之位置之剖面构造。图39是剖面图,用来表示本发明之实施形态7之半导体装置之制造方法之步骤。图40是剖面图,用来表示本发明之实施形态7之半导体装置之制造方法之步骤。图41是剖面图,用来表示本发明之实施形态7之半导体装置之制造方法之步骤。图42是剖面图,用来表示本发明之实施形态7之半导体装置之制造方法之步骤。图43是剖面图,用来表示本发明之实施形态7之半导体装置之制造方法之步骤。图44是剖面图,用来表示习知之半导体装置之构造。图45是剖面图,用来表示另一半导体装置之构造。图46是上面图,用来概略的表示图45所示之半导体装置之上面构造。 |
