| 摘要 |
一种延迟锁定回路电路系具有：一个参考讯号输入端，其系用于接收一个周期参考讯号；及许多讯号输出端，其系用于输出自该参考讯号推导出的个别输出讯号，且彼此具有一个期望的相位关系。该延迟锁定回路电路系包含：一个电压控制延迟线(Voltage ControlledDelay Line, VCDL)，其系包含复数个串联的相同延迟级；及一个反馈回路，其系包含一个相位比较器，其系用于控制该电压控制延迟线，使得许多级上的总计延迟系与该周期参考讯号之周期匹配。讯号输出端系被连接，以自该延迟线内个别的节点推导出其个别的输出讯号。该相位比较器系比较自可变延迟线内个别节点而来的参考讯号之第一及第二不同延迟版本之相位，该可变延迟线系仅由复数个相同的延迟级所分隔。因此，工作周期失真系被最小化。起始控制电路系配置成；(i)在起始操作之前最小化该可变延迟线之延迟；及(ii)导致该相位比较器在决定该些被比较讯号内转变之相对顺序时，忽略一个讯号内的一个第一个转变。因此，假的锁定及谐波锁定系被消除，同时允许一个非常广的范围之输入频率。 |
