发明名称 用于在集成电路制造中形成亚基本图线尺寸图形的方法
摘要 一种用于在集成电路的制造中形成亚基本图线尺寸图形的方法,包括:提供一个其上沉积了介电层的基底;在该介电层上形成一个开口;在该基底之上沉积一个绝缘层,填充上述开口并覆盖所述介电层;以及化学机械抛光所述绝缘层,以暴露出所述介电层并在所述开口内形成一个绝缘柱,其中,基底被过度抛光,以除去在所述绝缘柱和所述介电层的界面处的介电层部分,通过除去该部分形成的沟槽构成亚基本图线尺寸图形。
申请公布号 CN1121718C 申请公布日期 2003.09.17
申请号 CN98115620.7 申请日期 1998.06.30
申请人 西门子公司 发明人 罗伯特·普莱斯尔
分类号 H01L21/768;H01L21/76;H01L21/302;H01L21/82 主分类号 H01L21/768
代理机构 北京市柳沈律师事务所 代理人 陶凤波
主权项 1.一种用于在集成电路的制造中形成亚基本图线尺寸图形的方法,包括:提供一个其上沉积了介电层的基底;在该介电层上形成一个开口;在该基底之上沉积一个绝缘层,填充上述开口并覆盖所述介电层;以及化学机械抛光所述绝缘层,以暴露出所述介电层并在所述开口内形成一个绝缘柱,其中,基底被过度抛光,以除去在所述绝缘柱和所述介电层的界面处的介电层部分,通过除去该部分形成的沟槽构成亚基本图线尺寸图形。
地址 联邦德国慕尼黑