| 主权项 |
1.一种位址产生电路,包含:一第一开关电晶体,系具有一端连接至一电源供应源及另一端连接至一第一节点;一第二开关电晶体,系具有一端连接至该第一节点及另一端连接至一第二节点;一保险丝元件,系具有一端连接至该第二节点及另一端接地;一开机重置电路,系用以输出一用以控制该第一开关电晶体之开/关状态的第一重置信号、和一用以控制该第二开关电晶体之开/关状态的第二重置信号;及一闩锁电路,系具有一输入端连接至该第一节点,其中该闩锁电路闩锁并输出一对应该保险丝元件的一中断或一非中断状态之预定的电位,其中在电源供应器被打开后,该第一重置信号于一第一周期期间立即导通该第一开关电晶体,并且在第一周期结束后,保持该第一开关电晶体在关的状态,及其中在该第一周期后,该第二重置信号至少于一第二周期期间导通该第二开关电晶体,并且在第二周期结束后,保持该第二开关电晶体在关的状态。2.如申请专利范围第1项所述之位址产生电路,其中该开机重置电路包含:一准位产生单元,用以输出一准位其依照电源供应源的一上升准位而升高;一第一反相器延迟电路,包含一第一反相器行含有复数个自该准位产生单元之输出端串联连接的反相器,及一第二反相器延迟电路,包含一第二反相器行含有复数个自该第一反相器行串联连接的反相器,其中该第一反相器延迟电路输出该第一重置信号且该第二反相器延迟电路输出该第二重置信号。3.如申请专利范围第1项所述之位址产生电路,其中该开机重置电路包含:一第一开机重置电路,具有一第一准位产生单元用以输出一准位其依照电源供应源的一上升准位而升高、及一第一反相器延迟电路包含一第一反相器行含有复数个自该第一准位产生单元之一输出端串联连接的反相器,其中该第一开机重置电路输出该第一重置信号;及一第二开机重置电路,具有一第二准位产生单元用以输出一准位其依照电源供应源的一上升准位而升高、及一第二反相器延迟电路包含一第二相器行含有复数个自该第二准位产生单元之输出端串联连接的反相器,其中该第二开机重置电路输出该第二重置信号,其中该第一反相器延迟电路之一第一阶段反相器的临界値系低于该第二反相器延迟电路之一第一阶段反相器的临界値。4.如申请专利范围第1项所述之位址产生电路,其中该开机重置电路包含:一第一开机重置电路,具有一第一准位产生单元用以输出一准位其依照电源供应源的一上升准位而升高、及一第一反相器延迟电路包含一第一反相器行含有复数个自该第一准位产生单元之一输出端串联连接的反相器,其中该第一开机重置电路输出该第一重置信号;及一第二开机重置电路,具有一第二准位产生单元用以输出一准位其依照电源供应源的一上升准位而升高、及一第二反相器延迟电路包含一第二反相器行含有复数个自该第二准位产生单元之输出端串联连接的反相器,其中该第二开机重置电路输出该第二重置信号,其中自该第一准位产生单元所输出的准位系高于自该第二准位产生单元所输出的准位。5.如申请专利范围第1项所述之位址产生电路,其中该位址产生电路更包含:一电阻元件与该保险丝元件并联连接且连接在该第二节点和接地之间并具有一电阻値其系至少大于一非中断状态之该保险丝元件的电阻値。6.如申请专利范围第1项所述之位址产生电路,其中该位址产生电路更包含:一第三开关电晶体,其开/关状态系根据一第三重置信号所控制,其中该第三开关电晶体系与该保险丝元件并联连接上连接在该第二节点和接地之间,及其中至少在该第二周期结束后,该第三重置信号导通该第三开关电晶体。7.如申请专利范围第6项所述之位址产生电路,其中该位址产生电路更包含:一第三开机重置电路具有一第三准位产生单元用以输出一准位其依照电源供应源的一上升准位而升高、及一第三反相器延迟电路包含一第三反相器行含有复数个自该第三准位产生单元之一输出端串联连接的反相器,其中该第三开机重置电路输出该第三重置信号。8.如申请专利范围第6项所述之位址产生电路,其中该位址产生电路更包含:一第三反相器延迟电路包含一第三反相器行含有复数个自该开机重置电路中之该第二重置信号的一输出端串联连接的反相器,其中该第三反相器延迟电路输出该第三重置信号。9.如申请专利范围第1项所述之位址产生电路,其中该保险丝元件包含铝和铜二者之一。10.如申请专利范围第1项所述之位址产生电路,其中该第一开关电晶体是一PMOS电晶体并且该第二开关电晶体包含一NMOS电晶体。11.如申请专利范围第10项所述之位址产生电路,其中该第一重置信号于该第一周期期间保持接地电位并且在该第一周期结束后具有像一步阶升高之准位的波形。12.如申请专利范围第10项所述之位址产生电路,其中该第二重置信号于该第二周期期间跟随电源供应源之一准位升高并且在该第二周期结束后具有像一步阶掉下之准位的波形。13.如申请专利范围第6项所述之位址产生电路,其中该第三开关电晶体包含一NMOS电晶体。14.如申请专利范围第13项所述之位址产生电路,其中该第三重置信号于该第一和第二周期期间保持接地电位并且在该第二周期结束后具有像一步阶升高之准位的波形。15.如申请专利范围第2.3或4项所述之位址产生电路,其中该第一反相器行系包含偶数个反相器并且该第二反相器行系包含奇数个反相器。16.如申请专利范围第3项所述之位址产生电路,其中该第一和第二反相器行中的每个反相器包含一PMOS电晶体及一串联连接在电源供应源和接地间的NMOS电晶体,其中一形成该第一反相器延迟电路该第一阶段反相器之NMOS电晶体的临界値系低于一形成该第二反相器延迟电路该第一阶段反相器之NMOS电晶体的临界値。17.如申请专利范围第3项所述之位址产生电路,其中该第一准位产生单元包含一第一二极体电晶体其闸极系连接至在电源供应源和接地间其汲极,并且该第一二极体电晶体的汲极系连接至该第一反相器行,其中该第二准位产生单元包含一第二二极体电晶体其闸极系连接至在电源供应源和接地间其汲极,并且该第二二极体电晶体的汲极系连接至该第二反相器行,其中该第二二极体电晶体的一临界値的绝对値系大于该第一二极体电晶体临界値的绝对値。18.如申请专利范围第5项所述之位址产生电路,其中该电阻値系大于该第二开关电晶体开状态的电阻位并且小于该保险丝元件中断状态的电阻値。19.如申请专利范围第2.3或4项所述之位址产生电路,其中对于形成该第一和第二反相器行的复数个反相器间的每个连接节点形成与电源供应源或接地耦合之电容。20.如申请专利范围第3项所述之位址产生电路,其中该位址产生电路系一多余的位址产生电路用以储存一半导体记忆体中一记忆体晶胞阵列内的一多余的位址并且当电源供应器被打开时产生该多余的位址,其中该保险丝元件对应该多余的位址被设定在中断状态或非中断状态。图式简单说明:第1(a)图系一习知技艺位址产生电路之概要图。第1(b)图系一说明重置信号RES波形之波形图。第2图系一本发明位址产生电路之概要图。第3(a)图系一本发明第一实施例位址产生电路之概要图。第3(b)图系一说明第一重置信号RES1该等波形之波形图。第4图系一本发明第二实施例位址产生电路之概要图。第5图系一本发明第三实施例位址产生电路之概要图。第6图系一本发明第四实施例位址产生电路之概要图。第7图系一本发明第五实施例位址产生电路之概要图。第8(a)图系一本发明第六实施例位址产生电路之概要图。第8(b)图系一说明第一、第二及第三重置信号RES1,RES2及RES3该等波形之波形图。第9图系一说明本发明第六实施例位址产生电路的一修改例子之图。 |
