码生成电路

摘要

本发明的码生成电路包括：除法电路，配置为移位寄存器，其中，触发器F1－F8、选择器130－137和异或电路110，111，112，113串联在一起；以及除法余式判定电路101，其中包括余式移位电路，用于比较移位寄存器值的起始0位数与随后输入数据的起始0位数，并且采用较小的数字位数为跳过数字位数，然后输出偏移跳过数字位数之后的移位寄存器值，其特征在于，当跳过数字位数为1或更大时，选择电路选择余式移位电路的输出，并且当跳过数字位数为0时，选择紧连在各个选择电路之前的触发器的输出。

主权项

1.一种码生成电路，用于将输入到位序列的输入数据除以预定生成多项式以生成除法余式，包括：除法单元，配置为移位寄存器，其中，多个触发器、分别紧邻地加到所述触发器之后的选择电路和根据所述生成多项式插入的异或电路串联在一起；以及余式移位电路，用于比较所述移位寄存器值的起始0位数与随后输入数据的起始0位数，采用较小的数字位数为跳过数字位数，然后输出偏移所述跳过数字位数之后的所述移位寄存器值，其中，当所述跳过数字位数为1或更大时，所述选择电路选择所述余式移位电路的输出，并且当所述跳过数字位数为0时，选择紧连在各个选择电路之前的触发器的输出。