| 主权项 |
1.一种半导体装置,乃针对分别实装蓍半导体晶片,介由连接器并以堆叠互相导电连接的薄膜基板和刚性基板的状态被收纳在框体的半导体装置,其特征为:前述薄膜基板系为弯折其中一部分,而被连接在前述刚性基板。2.一种半导体装置之制造方法,其包括以下工程之半导体装置之制造方法:(a)在一体制造多数薄膜基板的矩阵基板,实装半导体晶片之工程;(b)利用切断前述矩阵基板,而得到实装有前述半导体晶片的复数薄膜基板之工程;(c)分别弯折并堆叠前述复数片薄膜基板,且予以收纳在框体之工程。3.一种半导体装置之制造方法,其包括以下工程之半导体装置之制造方法:(a)在一体制造多数薄膜基板的矩阵基板,实装半导体晶片,且在刚性基板的两面实装半导体晶片之工程;(b)利用切断前述矩阵基板,而得到实装有前述半导体晶片的复数薄膜基板之工程;(c)藉由弯折前述复数片薄膜基板的各一端部,并加以连接在前述刚性基板,形成由前述薄膜基板和前述刚性基板制成的堆叠基板之工程;(d)将前述堆叠基板收纳在框体之工程。4.如申请专利范围第3项所述之半导体装置之制造方法,其中,前述薄膜基板和前述刚性基板系介由被形成在前述薄膜基板一端部的连接端子和被实装在前述刚性基板一面的连接器而被导电连接的。5.如申请专利范围第3项所述之半导体装置之制造方法,其中,前述薄膜基板和前述刚性基板系介由被形成在前述薄膜基板一端部的第1连接端子和被实装在前述刚性基板一面的第2连接端子而被导电连接的。6.一种半导体装置,其特征系具备具有第1主面和对向于第1主面之第2主面,且,于前述第1主面上形成复数之配线之薄膜基板,和搭载于前述第1主面上,且连接于前述复数之配线之第1半导体封装及第2半导体封装,和具有框体,和配置于前述框体之上下,且配置呈相互对向之第1平板和第2平板的壳体;搭载前述第1及第之半导体封装之薄膜基板,系前述第1及第之半导体封装于该厚度方向,相互加以堆积地弯折,且收容于经由前述第1平板及第2平板所规定之空间之厚度内者。7.如申请专利范围第6项之半导体装置,其中,于搭载前述第1及第2半导体封装之薄膜基板和前述第1平板及第2平板间,配置绝缘薄膜者。8.如申请专利范围第6项之半导体装置,其中,前述各第1及第2半导体封装系包含具有复数之信号垫片之半导体记忆晶片,和具有内部及外部之复数导线,和连接前述复数之导线之内部和前述记忆晶片之复数之信号垫片的复数之接合线,和封闭前述半导体记忆晶片,前述复数之接合线及前述复数之导线之内部的树脂封闭体。9.如申请专利范围第8项之半导体装置,其中,前述各个第1及第2半导体封装之复数之导线之一部分系经由前述薄膜基板之复数之配线,加以共通连接者。10.一种半导体装置,其特征系具有第1配线基板,和较前述第1配线基板为可挠性之第2配线基板,和搭载于前述第1配线基板之一主面的第1半导体封装,和搭载于前述第2配线基板之一主面的第2半导体封装,和收容前述第1及第2配线基板,和前述第1及第2半导体封装的壳体,前述第1配线基板及第2配线基板系藉由连接器相互电气性连接,前述第2配线基板系于前述壳体之厚度方向,以弯曲状态,收容于前述壳体,前述第1半导体封装及第2半导体封装系于前述壳体之厚度方向,相互堆积者。11.如申请专利范围第10项之半导体装置,其中,前述第1配线基板系硬式基板,前述第2配线基板系薄膜基板者。12.如申请专利范围第10项之半导体装置,其中,前述各第1及第2半导体封装系包含快闪记忆体晶片。13.如申请专利范围第12项之半导体装置,其中,更包含搭载于前述第1配线基板上之第3半导体封装,前述第3半导体封装系包含控制前述快闪记忆体晶片之动作的控制晶片。14.如申请专利范围第10项之半导体装置,其中,前述壳体系包含第1金属板,对向于前述第1金属板所配置之第2金属板,及配置于第1金属板和第2金属板间的框体。15.如申请专利范围第13项之半导体装置,其中,前述各第1及第2半导体封装系包含相互堆积配置的复数之快闪记忆体晶片。图式简单说明:第1图(a)、(b)系表示本发明之一实施形态的半导体装置外观之立体图。第2图系本发明之一实施形态的半导体装置之分解立体图。第3图系表示本发明之一实施形态的半导体装置要部之立体图。第4图系表示本发明之一实施形态的半导体装置要部之侧面图。第5图系表示本发明之一实施形态的半导体装置要部之平面图。第6图系表示本发明之一实施形态的半导体装置要部之放大断面图。第7图系表示本发明之一实施形态的半导体装置之配线布置图。第8图系表示本发明之一实施形态的半导体装置之制造方法之平面图。第9图系表示本发明之一实施形态的半导体装置之制造方法之平面图。第10图系表示本发明之一实施形态的半导体装置之制造方法之平面图。第11图系表示本发明之一实施形态的半导体装置之制造方法之放大断面图。第12图系表示本发明之一实施形态的半导体装置之制造方法之平面图。第13图(a)~(c)系表示本发明之一实施形态的半导体装置之制造方法之说明图。第14图系表示本发明之一实施形态的半导体装置之制造方法之放大断面图。第15图系表示本发明之一实施形态的半导体装置之制造方法之平面图。第16图系表示本发明之一实施形态的半导体装置之制造方法之侧面图。第17图系表示本发明之一实施形态的半导体装置之制造方法之平面图。第18图系表示本发明之一实施形态的半导体装置之制造方法之侧面图。第19图系表示本发明之一实施形态的半导体装置要部之侧面图。第20图(a)、(b)系表示本发明之一实施形态的半导体装置要部之平面图。第21图系表示本发明之一实施形态的半导体装置要部之平面图。第22图系表示本发明之一实施形态的半导体装置要部之断面图。第23图系表示本发明之另一实施形态的半导体装置之制造方法之平面图。第24图系表示本发明之另一实施形态的半导体装置之制造方法之平面图。第25图系表示本发明之另一实施形态的半导体装置之制造方法之断面图。 |
