| 主权项 |
1.一种半导体元件,具有一主处理器与一辅助处理器以进行资料处理,包括:一主程式记忆体,以储存主处理器指令与辅助处理器指令之一第一部份;一辅助处理器程式记忆体,以储存辅助处理器指令之一第二部份;以及一预解码器,以预解码从该主程式记忆体所撷取之各指令之至少一个位元,在预解码一辅助处理器型指令时,产生一致能辅助处理器控制信号,其中该辅助处理器指令之该第二部份系直接从该辅助处理器程式记忆体撷取,且一旦接收到该致能辅助处理器控制信号,辅助处理器指令之该第一与第二部份系被该辅助处理器所处理。2.如申请专利范围第1项所述之元件,其中该致能辅助处理器控制信号与该主处理器系同步于一系统时脉。3.如申请专利范围第1项所述之元件,其中该主处理器指令系m位元,且该辅助处理器指令系m+n位元,该n位元系储存于该辅助处理器程式记忆体内。4.如申请专利范围第3项所述之元件,其中该主处理器指令之m位元系该主处理器从该主程式记忆体撷取,且被该主处理器之一指令撷取缓冲器所缓冲后,送至该辅助处理器。5.如申请专利范围第4项所述之元件,其中该m位元系在送至该辅助处理器前,系送至该主处理器内之一指令暂存器。6.如申请专利范围第3项所述之元件,其中该m位元系从该主程式记忆体直接送至该辅助处理器,且该n位元系从该辅助处理器程式记忆体直接送至该辅助处理器。7.如申请专利范围第3项所述之元件,其中回应于该致能辅助处理器控制信号,该m位元与该n位元往前送至该辅助处理器内之一指令暂存器以进行栓锁。8.如申请专利范围第7项所述之元件,其中在该辅助处理器内,该m位元与该n位元在送至该暂存器前,系先送至一缓冲器以进行缓冲。9.如申请专利范围第1项所述之元件,其中各主处理器指令与各辅助处理器指令系由该主处理器所产生一共同程式位址所撷取。10.一种在具有一主处理器与一辅助处理器之一半导体元件内之资料处理方法,该主处理器系执行m位元指令,该辅助处理器系执行m+n位元辅助处理器指令,该方法包括:该主处理器从一程式位址所定址之一主程式记忆体撷取一m位元指令;以及一旦该主处理器解码出一既定之辅助处理器程式码,该辅助处理器从该程式位址所定址之一辅助处理器程式记忆体撷取一n位元指令。11.如申请专利范围第10项所述之方法,其中解辅助处理器程式码之步骤系由该主处理器之一预解码器所执行,该预解码器系解码该m位元之c位元,该c位元系预先设计以指定一辆助处理器操作。12.如申请专利范围第11项所述之方法,其中该c位元系至少一个位元。13.如申请专利范围第11项所述之方法,更包括将从该主记忆体所撷取之该指令送至该辅助处理器以形成(m-c)+n个位元之一辅助处理器指令。14.如申请专利范围第10项所述之方法,其中该主处理器与该辅助处理器之撷取步骤系同步于一系统时脉。15.如申请专利范围第14项所述之方法,其中该主处理器与该辅助处理器之撷取步骤系发生于一系统时脉周期内。16.如申请专利范围第10项所述之方法,更包括一旦一预解码器解码出该既定辅助处理器程式码,产生一致能辅助处理器控制信号,且将该致能辅助处理器控制信号同步于一系统时脉以形成一控制时脉CCLK。17.如申请专利范围第16项所述之方法,更包括回应于该控制时脉CCLK,栓锁从该主处理器记忆体传来之一辅助处理器指令之该MSB部份与从该辅助处理器程式记忆体传来之该辅助处理器指令之该LSB部份。图式简单说明:第1图绘示根据本发明之实施例之具主处理器与辅助处理器之资料处理系统之方块图;第2图绘示第1图之系统之指令撷取操作之时序图;第3图系根据本发明之另一实施例之资料处理器之方块图;第4图系根据本发明之又另一实施例之资料处理器之方块图;以及第5图显示根据本发明之实施例之辅助处理器指令之分布图。 |
