| 主权项 |
1.一种半导体装置,其特征包含:第一或第二导电型的低电阻层;耐压支持层,包含配置于其低电阻层上的至少第一导电形半导体区域;第二导电型井区域,配置于耐压支持层的表面层;第一导电型源极区域,配置于其第二导电型井区域的表面层;闸电极,在被夹于电压支持层被第二导电型井区域包围到达表面的部分之第一导电型表面区域与第一导电型源极区域的第二导电型井区域的表面上,中介闸极绝缘膜而配设;源电极,在第一导电型源极区域与第二导电型井区域的表面共通地接触而配设;以及汲电极,配设于该低电阻层的背面侧,其中第一导电型表面区域的表面积对包含第一导电型源极区域的第二导电型井区域的表面积的比为在0.01~0.2的范围。2.一种半导体装置,其特征包含:第一或第二导电型的低电阻层;电压支持层,包含配置于其低电阻层上的至少第一导电形半导体区域;第二导电型井区域,配置于电压支持层的表面层;第一导电型源极区域,配置于其第二导电型井区域的表面层;闸电极,在被夹于电压支持层被第二导电型井区域包围到达表面的部分之第一导电型表面区域与第一导电型源极区域的第二导电型井区域的表面上,中介闸极绝缘膜而配设;源电极,在第一导电型源极区域与第二导电型井区域的表面共通地接触而配设;以及汲电极,配设于该低电阻层的背面侧,其中表面中的第一导电型表面区域的形状系对宽度形成长度长的条状。3.如申请专利范围第2项所述之半导体装置,其中该半导体表面中的该条状的第一导电型表面区域的主要部分宽度在0.1~2m的范围。4.如申请专利范围第2项所述之半导体装置,其中第一导电型表面区域的表面积对包含该半导体表面中的第一导电型源极区域的第二导电型井区域的表面积的比为在0.01~0.2的范围。5.如申请专利范围第2项所述之半导体装置,其中在该半导体表面中该条状的第一导电型表面区域的长度为100m以上。6.如申请专利范围第5项所述之半导体装置,其中在该半导体表面中该条状的第一导电形表面区域的长度为500m以上。7.如申请专利范围第2项所述之半导体装置,其中在该半导体表面中的该条状的第一导电形表面区域具有与长度方向不同方向的复数个凸部。8.如申请专利范围第7项所述之半导体装置,其中该凸部的配置频率为每一第一导电形表面区域的长度50m一个以下。9.如申请专利范围第7项所述之半导体装置,其中该凸部的配置频率为每一第一导电形表面区域的长度250m 一个以下。10.如申请专利范围第7项所述之半导体装置,其中自该凸部的第一导电形表面区域突出的尺寸为0.2m以下。11.一种半导体装置,其特征包含:第一或第二导电型的低电阻层;电压支持层,包含配置于其低电阻层上的至少第一导电形半导体区域;第二导电型井区域,配置于电压支持层的表面层;第一导电型源极区域,配置于其第二导电型井区域的表面层;闸电极,在被夹于电压支持层被第二导电型井区域包围到达表面的部分之第一导电型表面区域与第一导电型源极区域的第二导电型井区域的表面上,中介闸极绝缘膜而配设;源电极,在第一导电型源极区域与第二导电型井区域的表面共通地接触而配设;以及汲电极,配设于该低电阻层的背面侧,其中该闸电极系对宽度形成长度长的复数条状,该条状的闸电极在俯视图上分别被第二导电型井区域包围而配置。12.如申请专利范围第11项所述之半导体装置,其中该条状的闸电极系分别覆盖一个以上的该第一导电形表面区域而配置。13.如申请专利范围第11项所述之半导体装置,其中该条状的闸电极的主要部分的宽度在4~8m的范围。14.如申请专利范围第13项所述之半导体装置,其中该条状的闸电极的主要部分的宽度在5~7m的范围。15.如申请专利范围第11项所述之半导体装置,其中该条状的闸电极长度在100m以上。16.如申请专利范围第15项所述之半导体装置,其中该条状的闸电极长度在500m以上。17.如申请专利范围第11项所述之半导体装置,其中具有连接该条状的闸电极间的宽度窄的桥接部分。18.如申请专利范围第17项所述之半导体装置,其中该闸电极的桥接部分宽度为4m以下。19.如申请专利范围第17项所述之半导体装置,其中在该闸电极的桥接部分的主要部分之下配置该第二导电型井区域。20.如申请专利范围第17项所述之半导体装置,其中该闸电极的桥接部分的配置频率为每一闸电极的长度50m一个以下。21.如申请专利范围第20项所述之半导体装置,其中该闸电极的桥接部分的配置频率为每一闸电极的长度250m一个以下。22.如申请专利范围第1项所述之半导体装置,其中该电压支持层包含交互地配置第一导电型半导体区域与第二导电型半导体区域的区域。23.如申请专利范围第2项所述之半导体装置,其中该电压支持层包含交互地配置第一导电型半导体区域与第二导电型半导体区域的区域。24.如申请专利范围第11项所述之半导体装置,其中该电压支持层包含交互地配置第一导电型半导体区域与第二导电型半导体区域的区域。25.如申请专利范围第1项所述之半导体装置,其中第一导电型表面区域的比该第二导电型井区域还浅的区域中的电阻率,系较比该第二导电型井区域还深的区域的电压支持层的电阻率还低。26.如申请专利范围第2项所述之半导体装置,其中第一导电型表面区域的比该第二导电型井区域还浅的区域中的电阻率,系较比该第二导电型井区域还深的区域的电压支持层的电阻率还低。27.如申请专利范围第11项所述之半导体装置,其中第一导电型表面区域的比该第二导电型井区域还浅的区域中的电阻率,系较比该第二导电型井区域还深的区域的电压支持层的电阻率还低。28.如申请专利范围第25项所述之半导体装置,其中令第一导电型表面区域的第一导电型杂质的掺杂量为2 x 1012 ~ 5 x 1012cm-2。29.如申请专利范围第26项所述之半导体装置,其中令第一导电型表面区域的第一导电型杂质的掺杂量为2 x 1012 ~5 x 1012cm-2。30.如申请专利范围第27项所述之半导体装置,其中令第一导电型表面区域的第一导电型杂质的掺杂量为2 x 1012 ~ 5 x 1012cm-2。31.如申请专利范围第28项所述之半导体装置,其中令该掺杂量为2.5 x 1012 ~ 4.0 x 1012cm-2。32.如申请专利范围第29项所述之半导体装置,其中令该掺杂量为2.5 x 1012 ~4.0 x 1012cm-2。33.如申请专利范围第30项所述之半导体装置,其中令该掺杂量为2.5 x 1012 ~ 4.0 x 1012cm-2。34.一种半导体装置,其特征包含:第一或第二导电型的低电阻层;电压支持层,包含配置于其低电阻层上的至少第一导电形半导体区域;第二导电型井区域,配置于电压支持层的表面层;以及复数个第二导电型护环,在半导体表面中包围该第二导电型井区域而配置,其中当令半导体装置的耐压为Vbr(V)、该复数个第二导电型护环的数目为n(条)时,令n为1.0xVbr/100以上。35.如申请专利范围第34项所述之半导体装置,其中令n为1.5xVbr/100以上。36.如申请专利范围第34项所述之半导体装置,其中令n为6.0xVbr/100以下。37.一种半导体装置,其特征包含:第一或第二导电型的低电阻层;电压支持层,包含配置于其低电阻层上的至少第一导电形半导体区域;第二导电型井区域,配置于电压支持层的表面层;以及复数个第二导电型护环,在半导体表面中包围该第二导电型井区域而配置,其中第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间隔为1m以下。38.如申请专利范围第34项所述之半导体装置,其中第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间隔为1m以下。39.如申请专利范围第37项所述之半导体装置,其中第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间隔为0.5m以下。40.如申请专利范围第38项所述之半导体装置,其中第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间隔为0.5m以下。41.如申请专利范围第39项所述之半导体装置,其中第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环连接。42.如申请专利范围第40项所述之半导体装置,其中第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环连接。43.如申请专利范围第37项所述之半导体装置,其中自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间隔为1.5m 以下。44.如申请专利范围第38项所述之半导体装置,其中自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间隔为1.5m以下。45.如申请专利范围第43项所述之半导体装置,其中第一个第二导电型护环与第二个第二导电型护环之间隔为1m以下。46.如申请专利范围第44项所述之半导体装置,其中第一个第二导电型护环与第二个第二导电型护环之间隔为1m以下。47.如申请专利范围第45项所述之半导体装置,其中第一个第二导电型护环与第二个第二导电型护环之间隔为0.5m以下。48.如申请专利范围第46项所述之半导体装置,其中第一个第二导电型护环与第二个第二导电型护环之间隔为0.5m以下。49.如申请专利范围第43项所述之半导体装置,其中自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间隔为2.0m以下。50.如申请专利范围第44项所述之半导体装置,其中自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间隔为2.0m以下。51.如申请专利范围第49项所述之半导体装置,其中第二个第二导电型护环与第三个第二导电型护环之间隔为1.0m以下。52.如申请专利范围第50项所述之半导体装置,其中第二个第二导电型护环与第三个第二导电型护环之间隔为1.0m以下。53.如申请专利范围第49项所述之半导体装置,其中第三个第二导电型护环与第四个第二导电型护环之间隔为2.5m以下。54.如申请专利范围第50项所述之半导体装置,其中第三个第二导电型护环与第四个第二导电型护环之间隔为2.5m以下。55.如申请专利范围第53项所述之半导体装置,其中第三个第二导电型护环与第四个第二导电型护环之间隔为2.0m以下。56.如申请专利范围第54项所述之半导体装置,其中第三个第二导电型护环与第四个第二导电型护环之间隔为2.0m以下。57.一种半导体装置,其特征包含:第一或第二导电型的低电阻层;电压支持层,包含配置于其低电阻层上的至少第一导电形半导体区域;第二导电型井区域,配置于电压支持层的表面层;以及复数个第二导电型护环,在半导体表面中包围该第二导电型井区域而配置,其中当令该第二导电型井区域与第二导电型护环之中的接合深度浅的深度为d1时,该第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间隔为d1/4以下。58.如申请专利范围第34项所述之半导体装置,其中当令该第二导电型井区域与第二导电型护环之中的接合深度浅的深度为d1时,该第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间隔为d1/4以下。59.如申请专利范围第57项所述之半导体装置,其中该第二导电型井区域与第一个第二导电型护环之间隔为d1/8以下。60.如申请专利范围第58项所述之半导体装置,其中该第二导电型井区域与第一个第二导电型护环之间隔为d1/8以下。61.如申请专利范围第57项所述之半导体装置,其中当令该第二导电型护环的接合深度为d2时,自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间隔为d2/4以下。62.如申请专利范围第58项所述之半导体装置,其中当令该第二导电型护环的接合深度为d2时,自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间隔为d2/4以下。63.如申请专利范围第61项所述之半导体装置,其中第一个第二导电型护环与第二个第二导电型护环之间隔为d2/8以下。64.如申请专利范围第62项所述之半导体装置,其中第一个第二导电型护环与第二个第二导电型护环之间隔为d2/8以下。65.如申请专利范围第61项所述之半导体装置,其中自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间隔为d2/4以下。66.如申请专利范围第62项所述之半导体装置,其中自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间隔为d2/4以下。67.如申请专利范围第65项所述之半导体装置,其中第二个第二导电型护环与第三个第二导电型护环之间隔为d2/8以下。68.如申请专利范围第66项所述之半导体装置,其中第一个第二导电型护环与第二个第二导电型护环之间隔为d2/8以下。69.如申请专利范围第34项所述之半导体装置,其中当令第二导电型井区域与自第二导电型井区域数起第一个第二导电型护环之间隔为11,第一个第二导电型护环与第二个第二导电型护环之间隔为12时,令12-11为1m以下。70.如申请专利范围第37项所述之半导体装置,其中当令第二导电型井区域与自第二导电型井区域数起第一个第二导电型护环之间隔为11,第一个第二导电型护环与第二个第二导电型护环之间隔为12时,令12-11为1m以下。71.如申请专利范围第57项所述之半导体装置,其中当令第二导电型井区域与自第二导电型井区域数起第一个第二导电型护环之间隔为11,第一个第二导电型护环与第二个第二导电型护环之间隔为12时,令12-11为1m以下。72.如申请专利范围第69项所述之半导体装置,其中令12-11为0.2~0.8m的范围。73.如申请专利范围第70项所述之半导体装置,其中令12-11为0.2~0.8m的范围。74.如申请专利范围第71项所述之半导体装置,其中令12-11为0.2~0.8m的范围。75.如申请专利范围第69项所述之半导体装置,其中当令自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间隔为12,第二个第二导电型护环与第三个第二导电型护环之间隔为13时,令13-12为1m以下。76.如申请专利范围第70项所述之半导体装置,其中当令自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间隔为12,第二个第二导电型护环与第三个第二导电型护环之间隔为13时,令13-12为1m以下。77.如申请专利范围第71项所述之半导体装置,其中当令自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间隔为12,第二个第二导电型护环与第三个第二导电型护环之间隔为13时,令13-12为1m以下。78.如申请专利范围第75项所述之半导体装置,其中令13-12为0.2~0.8m的范围。79.如申请专利范围第76项所述之半导体装置,其中令13-12为0.2~0.8m的范围。80.如申请专利范围第77项所述之半导体装置,其中令13-12为0.2~0.8m的范围。81.如申请专利范围第75项所述之半导体装置,其中当令自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间隔为13,第三个第二导电型护环与第四个第二导电型护环之间隔为14时,令14-13为1m以下。82.如申请专利范围第76项所述之半导体装置,其中令自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间隔为13,第三个第二导电型护环与第四个第二导电型护环之间隔为14时,令14-13为1m以下。83.如申请专利范围第77项所述之半导体装置,其中令自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间隔为13,第三个第二导电型护环与第四个第二导电型护环之间隔为14时,令14-13为1m以下。84.如申请专利范围第81项所述之半导体装置,其中令14-13为0.2~0.8m的范围。85.如申请专利范围第82项所述之半导体装置,其中令14-13为0.2~0.8m的范围。86.如申请专利范围第83项所述之半导体装置,其中令14-13为0.2~0.8m的范围。87.如申请专利范围第34项所述之半导体装置,其中第二导电型护环的数目n为5以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第五个第二导电型护环的宽度大。88.如申请专利范围第37项所述之半导体装置,其中第二导电型护环的数目n为5以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第五个第二导电型护环的宽度大。89.如申请专利范围第57项所述之半导体装置,其中第二导电型护环的数目n为5以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第五个第二导电型护环的宽度大。90.如申请专利范围第87项所述之半导体装置,其中第二导电型护环的数目n为6以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第六个第二导电型护环的宽度大。91.如申请专利范围第88项所述之半导体装置,其中第二导电型护环的数目n为6以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第六个第二导电型护环的宽度大。92.如申请专利范围第89项所述之半导体装置,其中第二导电型护环的数目n为6以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第六个第二导电型护环的宽度大。93.如申请专利范围第90项所述之半导体装置,其中第二导电型护环的数目n为7以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第七个第二导电型护环的宽度大。94.如申请专利范围第91项所述之半导体装置,其中第二导电型护环的数目n为7以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第七个第二导电型护环的宽度大。95.如申请专利范围第92项所述之半导体装置,其中第二导电型护环的数目n为7以上,自第二导电型井区域侧数起第一个第二导电型护环的宽度比第七个第二导电型护环的宽度大。96.如申请专利范围第34项所述之半导体装置,其中在第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。97.如申请专利范围第37项所述之半导体装置,其中在第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。98.如申请专利范围第57项所述之半导体装置,其中在第二导电型井区域与自第二导电型井区域侧数起第一个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。99.如申请专利范围第96项所述之半导体装置,其中在自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。100.如申请专利范围第97项所述之半导体装置,其中在自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。101.如申请专利范围第98项所述之半导体装置,其中在自第二导电型井区域侧数起第一个第二导电型护环与第二个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。102.如申请专利范围第99项所述之半导体装置,其中第二导电型护环的数目n为3以上,在自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。103.如申请专利范围第100项所述之半导体装置,其中第二导电型护环的数目n为3以上,在自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。104.如申请专利范围第101项所述之半导体装置,其中第二导电型护环的数目n为3以上,在自第二导电型井区域侧数起第二个第二导电型护环与第三个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。105.如申请专利范围第102项所述之半导体装置,其中第二导电型护环的数目n为4以上,在自第二导电型井区域侧数起第三个第二导电型护环与第四个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。106.如申请专利范围第103项所述之半导体装置,其中第二导电型护环的数目n为4以上,在自第二导电型井区域侧数起第三个第二导电型护环与第四个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。107.如申请专利范围第104项所述之半导体装置,其中第二导电型护环的数目n为4以上,在自第二导电型井区域侧数起第三个第二导电型护环与第四个第二导电型护环之间的该电压支持层表面,中介绝缘膜配置导电体膜。108.如申请专利范围第96项所述之半导体装置,其中该导电体膜为浮置电位。109.如申请专利范围第97项所述之半导体装置,其中该导电体膜为浮置电位。110.如申请专利范围第98项所述之半导体装置,其中该导电体膜为浮置电位。111.如申请专利范围第34项所述之半导体装置,其中该电压支持层包含交互地配置第一导电型半导体区域与第二导电型半导体区域的区域。112.如申请专利范围第37项所述之半导体装置,其中该电压支持层包含交互地配置第一导电型半导体区域与第二导电型半导体区域的区域。113.如申请专利范围第57项所述之半导体装置,其中该电压支持层包含交互地配置第一导电型半导体区域与第二导电型半导体区域的区域。114.如申请专利范围第1项所述之半导体装置,其中半导体装置的表面保护膜系配置有机高分子材料膜。115.如申请专利范围第2项所述之半导体装置,其中半导体装置的表面保护膜系配置有机高分子材料膜。116.如申请专利范围第34项所述之半导体装置,其中半导体装置的表面保护膜系配置有机高分子材料膜。117.如申请专利范围第37项所述之半导体装置,其中半导体装置的表面保护膜系配置有机高分子材料膜。118.如申请专利范围第57项所述之半导体装置,其中半导体装置的表面保护膜系配置有机高分子材料膜。图式简单说明:图1系本发明实施例一之n通道纵型MOSFET的基板表面之俯视图。图2系实施例一之n通道纵型MOSFET的主动部分之部分剖面图。图3系实施例一之n通道纵型MOSFET晶片的金属电极俯视图。图4系实施例一之n通道纵型MOSFET的闸电极、源电极配置图。图5系沿着图1的A-A线的部分剖面图。图6系显示试作的n通道纵型MOSFET中的表面n汲极区域面积比率与Crss、Ron的关系之特性图。图7系显示试作的n通道纵型MOSFET中的表面n汲极区域的主要部分的宽度与Crss、Ron的关系之特性图。图8系显示试作的n通道纵型MOSFET中的表面n汲极区域的长度与Ciss的关系之特性图。图9系显示试作的n通道纵型MOSFET中的表面n汲极区域的长度与Ciss的关系之特性图。图10系显示试作的n通道纵型MOSFET中的表面n汲极区域的长度与Ron的关系之特性图。图11系显示试作的n通道纵型MOSFET中的表面n汲极区域的长度与Ron的关系之特性图。图12系比较本发明的n通道纵型MOSFET以及比较例中的耐压与RonA的关系之比较图。图13系显示实施例一的n通道纵型MOSFET的耐压构造部分之部分剖面图。图14系显示耐压Vbr与护环条数的关系之特性图。图15系显示p井与第一条护环的间隔与Vbr的关系之特性图。图16系显示第一条与第二条护环的间隔与Vbr的关系之特性图。图17系本发明实施例四之n通道纵型MOSFET的主动部分之部分剖面图。图18系本发明实施例四之n通道纵型MOSFET的主动部分之部分斜视图。图19系本发明实施例四之n通道纵型MOSFET的耐压构造部分之部分剖面图。图20系本发明实施例五之n通道纵型MOSFET的耐压构造部分之部分剖面图。图21系本发明实施例六之n通道纵型MOSFET的闸电极、源电极配置图。图22系本发明实施例七之n通道纵型MOSFET的基板表面之俯视图。图23系本发明实施例七之n通道纵型MOSFET的闸电极、源电极配置图。图24系本发明实施例八之n通道纵型MOSFET的闸电极、源电极配置图。图25系本发明实施例九之n通道纵型MOSFET的基板表面之俯视图。图26系实施例九之n通道纵型MOSFET的闸电极、源电极配置图。图27系沿着图26的B-B线的部分剖面图。图28系本发明实施例十之n通道纵型MOSFET的闸电极、源电极配置图。图29系本发明实施例十一之n通道纵型MOSFET的耐压支持层部分的斜视剖面图。图30系本发明实施例十一之n通道纵型MOSFET的主要部的部分剖面图。图31(a)系本发明实施例十一之n通道纵型MOSFET的耐压构造部分之半导体基板表面的俯视图,(b)系沿着C-C线的剖面图,(c)系沿着D-D线的剖面图。图32系本发明实施例十二之n通道纵型MOSFET的耐压支持层部分的斜视剖面图。图33系本发明实施例十三之n通道纵型MOSFET的耐压支持层部分的斜视剖面图。图34系本发明实施例十四之n通道纵型MOSFET的耐压支持层部分的斜视剖面图。图35(a)系本发明实施例十四之n通道纵型MOSFET的耐压构造部分之半导体基板表面的俯视图,(b)系沿着E-E线的剖面图。图36系习知的n通道纵型MOSFET的剖面图。图37系习知的n通道纵型MOSFET的一例的闸电极的俯视图。图38系习知的n通道纵型MOSFET的其他例的闸电极的俯视图。图39系习知的n通道纵型MOSFET的再其他例的闸电极的俯视图。图40系习知的n通道纵型MOSFET的其他例的剖面图。图41系实施例二之n通道纵型IGBT的主动部分的部分剖面图。图42系实施例三之n通道纵型lGBT的主动部分的部分剖面图。图43系显示试作的n通道纵型MOSFET中的磷离子掺杂量与Vbr、Ron的关系之特性图。 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