| 主权项 |
1.一种半导体积体电路装置,其特征为具有:形成于配线沟内之配线;及在连接上述配线与其下层配线的连接孔内,与上述配线一体形成的连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域整体的杨氏模量,系相对性小于上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体的杨氏模量。2.如申请专利范围第1项之半导体积体电路装置,其中上述层间绝缘膜之上述通孔层间膜区域整体之电容率,系相对性小于上述层间绝缘膜之上述配线层间膜区域整体之电容率。3.如申请专利范围第2项之半导体积体电路装置,其中上述连接孔之孔径约为0.5m以下。4.如申请专利范围第3项中任一项之半导体积体电路装置,其中在上述层间绝缘膜之上述通孔层间膜区域与上述层间绝缘膜之上述配线层间膜区域层之间,并未形成有挡止层绝缘膜。5.如申请专利范围第1项之半导体积体电路装置,其中构成上述配线之主导电层为铜。6.如申请专利范围第1项之半导体积体电路装置,其中上述通孔层间膜区域的杨氏模量小于60GPa,上述配线层间膜区域的杨氏模量大于60GPa。7.如申请专利范围第1项之半导体积体电路装置,其中上述通孔层间膜区域包含由SiOF构成之绝缘膜,上述配线层间膜区域包含由SiO2构成之绝缘膜。8.如申请专利范围第1项之半导体积体电路装置,其中在上述通孔层间膜区域与上述配线层间膜区域之间,形成有包含以矽及碳为主要构成要素之膜厚相对较薄的挡止层绝缘膜。9.如申请专利范围第1项之半导体积体电路装置,其中上述通孔层间膜区域的杨氏模量小于30GPa,上述配线层间膜区域的杨氏模量大于30GPa。10.如申请专利范围第1项之半导体积体电路装置,其中上述通孔层间膜区域包含由SiOC系材料、CF系材料、HSQ系材料、MSQ系材料、BCB系材料或PAE系材料构成之绝缘膜,上述配线层间膜区域包含由SiOF或SiO2构成之绝缘膜。11.如申请专利范围第1项之半导体积体电路装置,其中上述通孔层间膜区域的杨氏模量小于6GPa,上述配线层间膜区域的杨氏模量大于6GPa。12.如申请专利范围第1项之半导体积体电路装置,其中上述通孔层间膜区域包含由多孔HSQ系材料构成之绝缘膜,上述配线层间膜区域包含由SiOC系材料、CF系材料、HSQ系材料、MSQ系材料、BCB系材料或PAE系材料,或是由SiO2与SiOC系材料、CF系材料、HSQ系材料、MSQ系材料、BCB系材料或PAE系材料的叠层构成之绝缘膜。13.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域整体的杨氏模量,系相对性小于上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体的杨氏模量;上述通孔层间膜区域整体之比介电率,系相对性小于上述配线层间膜区域整体之比介电率。14.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域整体的杨氏模量,系相对性小于上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体的杨氏模量;上述连接孔之孔径约为0.5m以下。15.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域整体的杨氏模量,系相对性小于上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体的杨氏模量;在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜。16.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之配线;及在连接上述配线与其下层配线的连接孔内,与上述配线一体形成的连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域整体的杨氏模量,系相对性小于上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体的杨氏模量;构成上述配线之主导电层为铜。17.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域整体的杨氏模量小于60GPa,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体的杨氏模量大于60GPa。18.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要系由SiOF构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体具有SiO2膜;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜。19.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要系由SiOF构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体具有SiO2膜;上述连接孔之孔径约为0.5m以下;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜。20.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要系由SiOF构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体具有SiO2膜;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜;且上述层间绝缘膜之上述配线层间膜区域上,形成有绝缘性铜扩散防止隔离层(barrier)膜挡止层。21.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其中层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域整体的杨氏模量小于30GPa,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体的杨氏模量大于30GPa。22.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其中层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要由SiOC系材料膜构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域具有SiO2膜;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜。23.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其中层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要由SiOC系材料膜构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域具有SiO2膜;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜;且上述连接孔之孔径约为0.2m以下。24.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其中层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要由SiOC系材料膜构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域具有SiO2膜;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜;且上述层间绝缘膜之上述配线层间膜区域上,形成有绝缘性铜扩散防止隔离层(barrier)膜挡止层。25.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其中层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域整体的杨氏模量小于6GPa,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域整体的杨氏模量大于6GPa。26.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其中层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要由多孔矽石玻璃(silica glass)系材料膜构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域具有SiO2膜;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜。27.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其中层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要由多孔矽石玻璃(silica glass)系材料膜构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域具有SiO2膜;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜;且上述连接孔之孔径约为0.13m以下。28.一种半导体积体电路装置,其特征为其系具有双道金属镶嵌配线构造者,其具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其中层间绝缘膜内之深度方向中与上述连接孔对应之通孔层间膜区域主要由多孔矽石玻璃(silica glass)系材料膜构成,上述层间绝缘膜内之深度方向中与上述配线沟对应之配线层间膜区域具有SiO2膜;且在上述通孔层间膜区域与上述配线层间膜区域之间,并未形成有挡止层绝缘膜;且上述层间绝缘膜之上述配线层间膜区域上,形成有绝缘性铜扩散防止隔离层(barrier)膜挡止层。29.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成构成层间绝缘膜之一部份之相对性杨氏模量小之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之相对性杨氏模量大之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤。30.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成构成层间绝缘膜之一部份之相对性杨氏模量小之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之相对性杨氏模量大之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,上述第一绝缘层之电容率小于上述第二绝缘层之电容率。31.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成构成层间绝缘膜之一部份之相对性杨氏模量小之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之相对性杨氏模量大之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,上述连接孔之孔径约为0.5m以下。32.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成构成层间绝缘膜之一部份之相对性杨氏模量小之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之相对性杨氏模量大之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,挡止层在上述步骤(b)中,并不利用上述挡止层绝缘膜而依乾式蚀刻形成上述配线沟。33.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之配线;及在连接上述配线与其下层配线的连接孔内,与上述配线一体形成的连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成构成层间绝缘膜之一部份之相对性杨氏模量小之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之相对性杨氏模量大之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,于上述步骤(c)中埋入上述连接孔及上述配线沟之内部的主导电层为铜。34.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成构成层间绝缘膜之一部份之杨氏模量小于60GPa之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之杨氏模量大于60GPa之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤。35.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成构成层间绝缘膜之一部份之杨氏模量小于60GPa之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之杨氏模量大于60GPa之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,上述第一绝缘层及上述第二绝缘层以CVD法形成。36.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上上形成以SiOF构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之以SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤。37.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上上形成以SiOF构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之以SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,上述连接孔之孔径约为0.5m以下。38.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上上形成以SiOF构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之以SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;及挡止层挡止层(d)在上述步骤(c)后,于上述第二绝缘层及上述铜配线上依电浆CVD法形成绝缘性铜扩散防止隔离层(barrier)膜。39.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成杨氏模量小于30GPa之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之杨氏模量大于30GPa之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤。40.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成杨氏模量小于30GPa之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之杨氏模量大于30GPa之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;且上述第一绝缘层以CVD法或涂敷法形成,上述第二绝缘层以CVD法形成。41.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成由SiOC系材料、构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之由SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤。42.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成由SiOC系材料、构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之由SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,上述连接孔之孔径约为0.2m以下。43.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成由SiOC系材料、构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之由SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;及挡止层挡止层(d)在上述步骤(c)后,于上述第二绝缘层及上述铜配线上依电浆CVD法形成绝缘性铜扩散防止隔离层(barrier)膜。44.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成杨氏模量小于6GPa之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之杨氏模量大于6GPa之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤。45.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成杨氏模量小于6GPa之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之杨氏模量大于6GPa之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,上述第一绝缘层以涂敷法形成,上述第二绝缘层以CVD法或涂敷法形成。46.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成由多孔矽石玻璃(silicaglass)系材料构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之由SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤。47.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤:(a)在晶圆之第一主面上形成由多孔矽石玻璃(silicaglass)系材料构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之由SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;及(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;于此,上述连接孔之孔径约为0.13m以下。48.一种半导体积体电路装置的制造方法,该半导体积体电路装置具有:形成于配线沟内之铜配线;及在连接上述铜配线与其下层配线的连接孔内,与上述铜配线一体形成的铜连接构件;其制造方法之特征为具有以下步骤;(a)在晶圆之第一主面上形成由多孔矽石玻璃(silicaglass)系材料构成之第一绝缘层后,于其上层形成构成上述层间绝缘膜之另一部份之由SiO2构成之第二绝缘层的步骤;(b)在上述层间绝缘膜形成上述连接孔及不贯通上述第一绝缘层而贯通上述第二绝缘层之上述配线沟的步骤;(c)在上述连接孔及上述配线沟的内部埋入导电构件的步骤;及挡止层挡止层(d)在上述步骤(c)后,于上述第二绝缘层及上述铜配线上依电浆CVD法形成绝缘性铜扩散防止隔离层(barrier)膜。图式简单说明:图1为显示本发明第一种实施形态之半导体装置之半导体基板的重要部分剖面图。图2为本发明第一种实施形态之一种双道金属镶嵌配线的重要部分平面图。图3为以步骤顺序显示本发明第一种实施形态之双道金属镶嵌配线一种制造方法之半导体基板的重要部分剖面图。图4为以步骤顺序显示本发明第一种实施形态之双道金属镶嵌配线一种制造方法之半导体基板的重要部分剖面图。图5为以步骤顺序显示本发明第一种实施形态之双道金属镶嵌配线一种制造方法之半导体基板的重要部分剖面图。图6为以步骤顺序显示本发明第一种实施形态之双道金属镶嵌配线一种制造方法之半导体基板的重要部分剖面图。图7为以步骤顺序显示本发明第一种实施形态之双道金属镶嵌配线一种制造方法之半导体基板的重要部分剖面图。图8为显示本发明第一种实施形态之双道金属镶嵌配线第一种类似例之半导体基板的重要部分剖面图。图9为显示本发明第一种实施形态之双道金属镶嵌配线第二种类似例之半导体基板的重要部分剖面图。图10为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图11为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图12为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图13为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图14为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图15为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图16为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图17为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图18为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图19为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图20为以步骤顺序显示本发明第一种实施形态之半导体装置一种制造方法之半导体基板的重要部分剖面图。图21为显示本发明第二种实施形态之双道金属镶嵌配线之半导体基板的重要部分剖面图。图22为显示本发明第二种实施形态之双道金属镶嵌配线第一种类似例之半导体基板的重要部分剖面图。图23为显示本发明第二种实施形态之双道金属镶嵌配线第二种类似例之半导体基板的重要部分剖面图。图24为显示本发明第三种实施形态之双道金属镶嵌配线之半导体基板的重要部分剖面图。图25为显示本发明第三种实施形态之双道金属镶嵌配线类似例之半导体基板的重要部分剖面图。图26为显示本发明第四种实施形态之半导体装置之半导体基板的重要部分剖面图。 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