| 发明名称 | 一种检测时钟丢失的电路 | ||
| 摘要 | 本实用新型公开了一种检测时钟丢失的电路，该电路至少包括高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路；其中，来自外部的待测时钟信号分别连至高电平检测计数电路的低电平清零端和低电平检测计数电路的高电平清零端；来自外部的计数脉冲信号分别连至高电平检测计数电路的计数端和低电平检测计数电路的计数端；高电平检测计数电路的输出以及低电平检测计数电路的输出端分别连至检测结果合成的逻辑电路的输入端，检测结果合成的逻辑电路的输出端连至外部CPU接口。该电路具有针对性强，检测结果完备、电路实现简单的特点。 | ||
| 申请公布号 | CN2559168Y | 申请公布日期 | 2003.07.02 |
| 申请号 | CN02232556.5 | 申请日期 | 2002.04.16 |
| 申请人 | 华为技术有限公司 | 发明人 | 王海清;王勇;方卫峰;张宏斌 |
| 分类号 | H03K21/40 | 主分类号 | H03K21/40 |
| 代理机构 | 北京德琦专利代理有限公司 | 代理人 | 王琦 |
| 主权项 | 1、一种检测时钟丢失的电路，其特征在于，该电路至少包括高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路；其中，来自外部的待测时钟信号分别连至高电平检测计数电路的低电平清零端和低电平检测计数电路的高电平清零端；来自外部的计数脉冲信号分别连至高电平检测计数电路的计数端和低电平检测计数电路的计数端；高电平检测计数电路的输出以及低电平检测计数电路的输出端分别连至检测结果合成逻辑电路的输入端，检测结果合成逻辑电路的输出端连至外部CPU接口。 | ||
| 地址 | 518057广东省深圳市科技园科发路华为用服大厦 | ||