| 主权项 |
1.一种嵌入式CMOS时间间距量测装置,系包含由比率电阻装置,积分校正装置,及内含计数器之控制电路所组成,其中:比率电阻装置系由比率电阻输入信号选择双斜率充放电之斜率数値,比率电阻装置之输出为比率电阻输出信号,亦为积分校正装置之输入信号;积分校正装置系由含卸载开关、积分电容、积分器并接之积分装置串接含归零开关、归零电容、比较器之校正装置所组成;控制电路输入信号有时脉信号、由积分校正装置之输出结果信号、启动信号、及待测脉冲;控制电路内含计数器;控制电路输出信号有计数器输出、忙线信号、另有归零信号及卸载信号分别控制归零开关及卸载开关;本发明之时间间距量测装置主要技术内容为在于利用双斜率方式充放电概念,并经由积分校正装置利用开关闭合取消偏差及安顿时间,设计时间间距量测装置。2.如申请专利范围第1项所述嵌入式CMOS时间间距量测装置,其中该比率电阻装置系由比率电阻输入信号选择平移暂存器A或平移暂存器B通过多工器,以控制比率电阻阵列之电阻値,该平移暂存器A及平移暂存器B分别储存双斜率方式充放电之斜率数値。3.如申请专利范围第1项所述嵌入式CMOS时间间距量测装置,其中积分装置为参考电压连接积分器之正端输入,积分器之输出端为此积分装置的输出。4.如申请专利范围第1项所述嵌入式CMOS时间间距量测装置,其中校正装置为积分装置输出信号连接比较器正端输入,参考电压经过归零电容连接比较器负端输入,而归零开关跨接比较器负端输入及比较器之结果信号。5.如申请专利范围第1项所述嵌入式CMOS时间间距量测装置,其中控制电路之计数器计数由积分校正装置之输出结果信号,即可经转换测得待测脉冲时间;忙线信号用来显示是否能量测新的待测脉冲;时脉信号做为各电路同步标准;启动信号告知预备量测新的待测脉冲。6.如申请专利范围第1项所述嵌入式CMOS时间间距量测装置,其中积分装置另有短路开关连接积分器负端输入及积分器正端输入,其控制同归零开关。7.如申请专利范围第1项所述嵌入式CMOS时间间距量测装置,其中校正装置之比较器为Two-Rail输出。8.如申请专利范围第6项所述嵌入式CMOS时间间距量测装置,其中校正装置之比较器为Two-Rail输出。9.如申请专利范围第7项成第8项所述嵌入式CMOS时间间距量测装置,其中校正装置之比较器输出连接快速锁相装置,即静态随机存取记忆体的感应放大器。10.一种嵌入式CMOS时间间距装置测试方法,系配合申请专利范围第1至9项所述嵌入式CMOS时间间距量测装置,包含三个步骤,起始归零步骤、预充电步骤、及计算步骤:起始归零步骤在控制电路闲置状况下,接受输入启动信号告示待测脉冲已预备好,等待测量,此后启动信号取消告示,恢复原来无启动情形;此时控制电路进入归零状况,将计数器归零及取消积分器偏差电压与比较器偏差电压,且忙线信号生效,不接受新的输入待测脉冲;卸载信号及归零信号生效,使其相对应卸载开关及归零开关(及短路开关)闭合短路;因而使积分电容也短路放电,并将积分器偏差电压及比较器偏差电压之加总偏差储藏于归零电容两端压降;因归零电容一端接于比较器负端输入,而加总偏差出现于比较器正端输入,故能达到偏差取消之目的;归零状况结束,即进入预充电状况及计算状况;预充电步骤以已知参考电位充电以避开积分器安顿时间;卸载信号不生效,但归零信号仍生效;比较器正端输入电压历经安顿时间后开始充电至归零信号不生效;此时因归零开关(及短路开关)闭合短路闭,使比较器正端输入电压等于比较器负端输入电压并以电荷形式存在(记忆于)归零电容中;但因为运算放大器有时脉偏斜(Clock Skew),故比较器正端输入电压在归零状况快结束前才等于比较器负端输入电压;计算步骤则充电待测时间及计数放电时间,由计数放电时间的时脉数目经转换得知待测时间;当归零信号不生效时,比率电阻输入信号为输入待测脉冲之反相,亦即为低电位时,进入计算状况;此时比较器正端输入电压继续充电至比率电阻输入信号为高电位时停止,其继续充电时间即为待测脉冲之待测时间,而比较器负端输入电压因存在(记忆于)归零电容中,故保持定値;当比率电阻输入信号为高电位时,比较器正端输入电压开始放电,控制电路中的计数器亦开始计数至比较器正端输入电压降到等于比较器负端输入电压停止;待测时间即可由下列公式得到:待测时间=(计数値–常数)*转换系数其中计数値为计数器计数値;转换系数为计数器计数値与实际时间单位转换,与充放电斜率比値有关;常数为一经验値以抵消误差;转换系数与常数可藉由测脉冲时间分别为零及为一个已知时脉二输入求得:即若上述公式之未知数为转换系数与常数,此二已知待测时间及其对应计数値成为二连联立方程式,即可解得转换系数与常数;本发明之时间间距量测装置测试方法特征在于先以已知参考电位、充电斜率来充电待测时间,再以已知参考电位、放电斜率来放电,由计数放电时间的时脉数目经转换得知待测时间。图式简单说明:第一图为本发明嵌入式CMOS时间间距量测装置实施例。第二图为本发明中比率电阻装置实施例。第三图为本发明嵌入式CMOS时间间距量测装置之控制信号说明。第四图为本发明中偏差取消(归零状态)装置实施例。第五图为本发明中偏差取消装置取消安顿时间实施例。第六图为本发明中偏差取消装置取消安顿时间之控制信号说明。第七图为本发明线性分析(时间从0.5奈秒至10奈秒)。第八图为本案嵌入式CMOS时间间距量测装置布局图。第九图为本案与先前技术之比较。第十图本发明嵌入式CMOS时间间距量测装置另一实施例。 |
