| 主权项 |
1.一种用于记忆体装置读取资料之动作期间之电源节省方法,包含:从核心记忆体输入即时所选的资料,输入核心记忆胞的资料与时脉脉冲同步;判定大部分的该即时输入资料是否已由该核心记忆体的先前输入资料改变;延迟该即时输入资料;将该延迟资料归给含判定该即时输入资料之择多逻辑(majority)是否已由该先前输入资料改变的第一互斥或逻辑功能;以及分别传送属于该第一互斥或逻辑功能之资料,与该即时输入的资料之该择多逻辑是否已由该先前输入的资料改变成外部元件需要的即时输入资料之判定。其中,于由该核心记忆体之该及时输入资料之一个时脉脉冲内传送属于该第一互斥或逻辑功能的资料。2.如申请专利范围第1项之方法,该判定包含:该即时输入资料与该先前输入的资料属于第二互斥或逻辑功能;以及属于该第二互斥或逻辑功能的该即时输入资料与该先前输入资料输入至择多逻辑检测器。3.如申请专利范围第2项之方法,该判定更包含:将第一组电容充电至一定电压,该定电压对应至该即时输入资料与该先前输入资料的个别位元,而该即时输入资料与该先前输入资料隶属于输入至不同的该择多逻辑检测器之该第二互斥或逻辑功能;以及该复数个电容的混合电压与预定电压做相互之比较。4.如申请专利范围第3项之方法,该判定更包含:利用第二组电容之充电来产生该预定电压,实际上,该第二组电容的充电时间同于该第一组电容的充电时间。5.如申请专利范围第1项之方法,该延迟更包含:提供延迟元件,以使得该即时输入资料之延迟周期实际等于判定的周期,该判定周期是判定该即时输入资料的该择多逻辑是否已由先前的输入资料中改变。6.如申请专利范围第5项之方法,更包含:由元件组选择延迟元件,该元件组包含反相器、非及闸、非或闸以及电容。7.如申请专利范围第1项之方法,更包含旁路路径,以旁路含判定即该时输入资料的该择多逻辑是否已由该先前输入的资料改变的该第一互斥或逻辑功能之该延迟资料之判定与归属,以使得该即时输入资料在不用与该先前输入资料做比较的情形下而能做传送处理。8.如申请专利范围第7项之方法,其中,该旁路包含延迟旁路。9.一种用于记忆体装置读取资料之动作期间之电源节省装置,包含:含有可选择的资料的核心记忆体;判定机制,判定大部分由核心记忆胞即时所选择的资料是否已由该核心记忆体的先前所选的资料而改变,该核心记忆体的资料是与时脉脉冲同步地选择;延迟机制,延迟该即时所选的资料;复数个第一互斥或闸,将该延迟资料归给含判定该即时所选资料之该择多逻辑是否已由该先前所选资料而改变的第一互斥或逻辑功能;以及复数个输送装置,分别传送归给该第一互斥或逻辑功能的资料,与该即时所选资料之该择多逻辑是否已由该先前所选的资料改变,外部元件需要的即时所选资料之判定。其中,于由该核心记忆体的资料之该即时所选资料之一个时脉脉冲内传送层于该第一互斥或逻辑功能的资料。10.如申请专利范围第9项之装置,该判定机制包含:复数个第二互斥或闸,将该即时所选资料与该先前所选的资料归给第二互斥或逻辑功能;以及择多逻辑检测器,资料输入是由该第二互斥或闸提供。11.如申请专利范围第10项之装置,该择多逻辑检测器包含:充电至一定电压的第一组电容,该定电压对应至许多个别的第二互斥或闸,而各该第二互斥或闸的输入均不相同;以及比较器,将第一组的电容之混合电压与预定电压做相互比较。12.如申请专利范围第11项之装置,该择多逻辑检测器更包含该第二组电容以产生该预定电压之后再将混合电压与预定电压做相互比较。13.如申请专利范围第12项之装置,该延迟机制包含:选择延迟元件,以使得该即时所选资料之延迟周期实际等于判定周期,该判定周期是判定该即时所选资料的该择多逻辑是否已由该先前所选资料改变。14.如申请专利范围第13项之装置,其中该延迟元件为反相器、反及闸、反或闸、与电容之组合。15.如申请专利范围第9项之装置,更包含取样放大器,依据外部元件所要求的资料而选择该核心记忆体的资料,该取样放大器是与该时脉脉冲同步地选择资料。16.如申请专利范围第9项之装置,其包含旁路路径,以旁路该判定机制与该第一互斥或闸以使得在未与该先前所选资料作比较能传送该即时所选资料。17.如申请专利范围第16项之装置,其中该旁路路径旁路该延迟机制。图式简单说明:第1图为依据本发明的一实施例之整体结构的方块图;第2图为依据本发明的一实施例之省电电路整体结构的方块图;第3图为依据本发明的择多逻辑检测器之一实施例;第4图为依据本发明的一组位元之反向之变化图;第5图为依据本发明的择多逻辑检测器之第二实施例;第6图为依据本发明的一实施例之时序图。 |
