| 主权项 |
1.一种减缓一记忆阵列(memory array)中快速放电记忆单元(fast discharge flash cells)抹除速率(erase speed)之方法,该快速放电记忆单元之抹除速率系大于该记忆阵列中记忆单元(flash cells)之目标抹除速率(target erase speed),该方法包含有下列步骤:(a)产生一调整讯号(conditioning signal)用来移除该记忆单元中之一部份电荷,该部份电荷系与该记忆单元之抹除速率相关,且该调整讯号不足以将该记忆单元中之电荷完全抹除;以及(b)施加该调整讯号于该记忆单元上,该记忆单元处于一未抹除状态(non-erased state);其中,该快速放电记忆单元之抹除速率可被降低。2.如专利申请范围第1项之方法另包含有一步骤(c):量测该记忆单元之电性以决定该记忆单元之期望抹除速率(expected erase speed)。3.如专利申请范围第1项之方法,其中步骤(a)以及步骤(b)系重复进行以进一步移除该记忆单元中之电荷。4.如专利申请范围第1项之方法,其中利用改变该调整讯号之特性,包括讯号强度(magnitude)以及持续时间(duration),可调整该记忆单元中被移除之电荷数量的多寡。5.如专利申请范围第3项之方法,其中步骤(a)以及步骤(b)每重复进行一次,该调整讯号即被调整一次,以移除更多电荷。6.如专利申请范围第1项之方法另包含有一步骤(d):于该记忆阵列进行一抹除程序(erase operation)。7.如专利申请范围第6项之方法,其中该方法于步骤(d)之后,另包含有一步骤(e):进行一确认程序,以确认该记忆阵列中之该记忆单元无过抹除(over erased)现象产生。8.如专利申请范围第7项之方法,其中该方法于进行步骤(e)之后,若有过抹除之记忆单元产生,则另包含有一步骤(f):于该记忆阵列进行一收敛程序(convergence operation)。9.如专利申请范围第8项之方法,其中该收敛程序包含有下列两种操作方式:于该记忆阵列进行一全面性的(global)操作方式;以及于该全面性的操作方式之后仍然有过抹除产生之记忆单元上,进行一区域性的(localized)操作方式。10.一种均化(equalize)一记忆阵列中之记忆单元(flashcells)抹除速率的方法,各该记忆单元包含有一具有一浮动闸极电荷値(floating gate charge value)的浮动闸极(floating gate),且该浮动闸极电荷値需于一抹除程序(erase operation)进行前被设定至一目标起始电荷値(target initial charge value),该方法包含有下列步骤:(a)产生一具有一预定讯号强度及持续时间的调整讯号;以及(b)利用该调整讯号来调整各该浮动闸极之该浮动闸极电荷値,且各该浮动闸极之该浮动闸极电荷値的调整幅度系正比于该浮动闸极电荷値的大小;其中,该调整讯号仅会影响该浮动闸极电荷値大于该目标起始电荷値之该记忆单元的抹除速率,而步骤(a)以及(b)将重覆进行直至各该记忆单元中的该浮动闸极电荷値趋近于该目标起始电荷値,使得各该记忆单元的抹除程序可于一大致相同的抹除速率下进行。11.如专利申请范围第10项之方法,其中每重复进行步骤(a)以及步骤(b)一次,即调整该调整讯号一次,以抹除更多电荷。12.如专利申请范围第10项之方法,其中该调整讯号系于一制造程序中进行调整,以配合该记忆阵列。13.一种抹除一快闪记忆单元阵列(flash memory cell array)中之记忆单元(memory cell)元的方法,该方法包含有下列步骤:(a)利用一具有一预定讯号强度及持续时间之部份抹除讯号(partial erase signal)来修正(modifying)该记忆单元之浮动闸极中的电荷数量,且该电荷数量系小于将该记忆单元完成抹除的电荷数量;(b)重复进行n次步骤(a),以均化各该记忆单元中横跨于一隧穿氧化层(tunnel oxide)两端之电场强度(electrical field intensities);以及(c)利用一抹除讯号(erase signal)重复进行N次的抹除程序(n),直至该记忆阵列之该记忆单元的电荷数量完全被抹除。14.如专利申请范围第13项之方法,其中在利用该部份抹除讯号来修正该记忆单元中的部份电荷数量时,该记忆单元之源极以及汲极系保持于一浮接状态(floating)。15.如专利申请范围第13项之方法,其中该部份抹除讯号系以逐区方式(sector bysector)来修正该记忆阵列中之该记忆单元的电荷数量。16.如专利申请范围第13项之方法,其中该抹除讯号之讯号强度系大于或等于该部份抹除讯号的讯号强度,而且在利用该抹除讯号反覆施加于该记忆阵列上N次前,需先确认该记忆阵列是否已被抹除。17.如专利申请范围第13项之方法,其中(i)该部份抹除讯号系用来作为该抹除讯号;(ii)该N次利用抹除讯号进行之抹除程序中,系包含有m次的部份抹除讯号;(iii)在完成该m次的部份抹除讯号之后,进行一确认程序,以确认完成该m次抹除程序之该记忆阵列是否已经完成抹除;(iv)重复进行(ii)以及(iii),直至该记忆阵列之该记忆单元被完全抹除。18.如专利申请范围第13项之方法另包含有一步骤(d):当该部份抹除讯号被施加于该记忆阵列之上时,施加一逐增电压(ramped voltage)于该记忆阵列所在之一第一与第二半导体井区(semiconductor well region)。19.一种抹除一快闪记忆单元阵列(flash memory cell array)中之记忆单元(memory cells)的方法,该方法包含有下列步骤:(a)利用一具有一预定讯号强度以及持续时间之部份抹除讯号来修正该记忆单元中处于一未抹除状态(non-erased state)之浮动闸极中的电荷,且该部份抹除讯号之讯号强度系小于一完全抹除讯号(fullstrength erase signal)的强度;(b)重复进行n次步骤(a),以降低该记忆单元的启始电压値(threshold voltage),直至该启始电压値小于一目标启始电压値(target threshold voltage);(c)利用一抹除讯号来对该记忆单元重复进行N次抹除程序,直至该记忆单元处于一完全被抹除的状态;(d)确认该记忆单元中的电荷已经完全被抹除;以及(e)若该记忆单元中的电荷未被完全抹除,则再进行一收敛循环(convergence cycle)来调整该启始电压値至一完全抹除的状态。20.如专利申请范围第19项之方法,其中该部份抹除讯号以及该完全抹除讯号系全面地(globally)用于该快闪记忆单元阵列中的各该记忆单元上。21.如专利申请范围第19项之方法,其中在进行该步骤(b)时,每重复进行该步骤(a)一次,该部份抹除讯号的讯号强度会被更改一次。22.如专利申请范围第19项之方法,其中该抹除讯号的讯号强度系等于或大于该部份抹除讯号的讯号强度,而且在利用该抹除讯号来反覆实施于该记忆阵列上N次前,需先确认该记忆阵列是否已完成该抹除动作。23.如专利申请范围第19项之方法,其中(i)该部份抹除讯号系用来作为该抹除讯号;(ii)该N次利用抹除讯号进行之抹除程序中,系包含有m次的部份抹除讯号;(iii)在完成该m次的部份抹除讯号之后,进行一确认程序,以确认完成该m次抹除程序之该记忆阵列是否已经完成抹除;(iv)重复进行(ii)以及(iii),直至该记忆阵列之该记忆单元被完全抹除。24.一种操作一记忆阵列中之记忆单元的方法,该方法包含有下列步骤:(a)使该记忆单元处于一写入状态(programmed state);(b)当该记忆单元处于该写入状态时,利用一具有一预定讯号强度及持续时间的部份抹除讯号来修正该记忆单元之浮动闸极中的电荷数量,且该部份抹除讯号之讯号强度小于一完全抹除讯号强度;(c)重复进行n次步骤(b),以使各该记忆单元之启始电压値皆小于一目标启始电压値(target thresholdvoltage value),并使各该记忆单元具有大致相同的抹除速率;以及(d)利用一抹除讯号重复进行N次的抹除程序,直至该记忆阵列中之该记忆单元的电荷数量完全被抹除。25.如专利申请范围第24项之方法,其中该部份抹除讯号以及该完全抹除讯号系全面地(globally)用于该记忆单元上。26.如专利申请范围第24项之方法,其中在进行该步骤(c)时,每重复进行该步骤(b)一次,该部份抹除讯号之讯号强度即会被更改一次。27.如专利申请范围第24项之方法,其中该步骤(b)以及(c)系用来平均该记忆阵列之各该记忆单元中横跨于一隧穿氧化层两端的电场强度。28.如专利申请范围第24项之方法,其中该抹除讯号之讯号强度系大于或等于该部份抹除讯号的讯号强度,而且在利用该抹除讯号来反覆实施于该记忆阵列上N次前,需先确认该记忆阵列是否已完成该抹除动作。29.如专利申请范围第24项之方法,其中(i)该部份抹除讯号系用来作为该抹除讯号;(ii)该N次利用抹除讯号进行之抹除程序中,系包含有m次的部份抹除讯号,其中;(iii)在完成该m次的部份抹除讯号之后,进行一确认程序,以确认完成该m次抹除程序之该记忆阵列是否已经完成抹除;(iv)重复进行(ii)以及(iii),直至该记忆阵列之该记忆单元被完全抹除。30.如专利申请范围第24项之方法另包含有一步骤(e):当该部份抹除讯号被施加于该记忆阵列之上时,施加一逐增电压(ramped voltage)于该记忆阵列所在之一第一与第二半导体井区(semiconductor well region)。31.一种快闪记忆体积体电路(flash memory integratedcircuit)的制作方法,该制作方法包含有下列步骤:(a)于该积体电路中提供一阵列之记忆单元,各该记忆单元均包含有一控制闸极、一浮动闸极、一源极以及一汲极,且各该记忆单元皆具有一启始电压値(conduction threshold voltage);以及(b)提供一与该阵列相连接之控制电路,以于一抹除程序进行前,先行校正该记忆单元之该起始电压値,该控制电路包含有以下组态:i)利用一具有一预定讯号强度及持续时间之部份抹除讯号来修正(modifying)该记忆单元之浮动闸极中的电荷数量,且该电荷数量系小于将该记忆单元完全抹除的电荷数量;ii)重复步骤(i),以均化各该记忆单元中横跨于一隧穿氧化层两端之电场强度;iii)利用一完全抹除讯号进行该记忆单元的抹除程序;其中,各该记忆单元被该完全抹除讯号过抹除(over-erased)的机率可被大幅降低。32.如专利申请范围第31项之方法,其中该部份抹除讯号系以一个记忆单元接着一个记忆单元方式(cell by cell)来进行,而该完全抹除讯号系全面地用于该记忆阵列中之所有记忆单元上。33.如专利申请范围第31项之方法,其中每重复进行步骤(i)一次,该部份抹除讯号之讯号强度即被更改一次,以移除更多的电荷。34.如专利申请范围第31项之方法,其中该记忆单元之抹除放电特性(erase discharge characteristics)可藉由该部份抹除讯号而达到更均匀的状态。35.如专利申请范围第31项之方法,其中该部份抹除讯号系用来均化该记忆阵列之各该记忆单元中横跨于一队穿氧化层两端的电场强度。36.如专利申请范围第31项之方法,其中该部份抹除讯号的特性可于该快闪记忆体记忆积体电路的制作过程中被修改。37.如专利申请范围第31项之方法,其中该完全抹除讯号系由反覆的部份抹除讯号所构成。38.一种能减缓一记忆阵列(memory array)中快速放电记忆单元(fast dischargeflash cells)之抹除速率的控制电路,该快速放电记忆单元之抹除速率系大于该记忆阵列中之各记忆单元的目标抹除速率(target erase speeds),该控制电路包含有:(a)一预抹除讯号产生器(pre-erase signal generator),用来产生一记忆单元预抹除讯号(flash cell pre-erasesignal),以施加于该记忆单元上;(b)一预抹除讯号强度控制电路(pre-erase signalmagnitude control circuit),用来产生复数个控制讯号,以决定该预抹除讯号的讯号强度;(c)一预抹除电压供给电路(pre-erase voltage supplycircuit),用来产生一负电压;(d)一预抹除电压供给开关电路(pre-erase voltage supplyswitching circuit),用来依据该负电压値而产生一预抹除电压供给讯号(pre-erase voltage supply signal);以及(e)一预抹除电压供给开关控制电路(pre-erase voltagesupply switching control circuit),该预抹除电压供给开关控制电路系以一步阶讯号(stepping signal)来控制该预抹除电压供给开关电路的开关(gating),使该预抹除电压供给讯号成为该复数个控制讯号的函数,且在一时间序列(time sequence)中,该预抹除电压供给讯号系由该预抹除讯号强度控制电路所决定;其中,该记忆单元的该预抹除讯号系用来于一抹除程序的前处理中,依照该记忆单元的抹除速率来移除该记忆单元中之一预定量的电荷,且该预抹除讯号系不足以将该记忆单元中之电荷完全抹除。39.如专利申请范围第38项之电路,其中该预抹除讯号产生器系包含有复数个并联之场效电晶体(fieldeffect transistors, FETs),该复数个场效电晶体是由该复数个控制讯号驱动(activate)以达到该预抹除讯号的讯号强度以及持续时间。40.如专利申请范围第38项之电路,其中在该时间序列中,该控制讯号会变化,以使得该预抹除讯号的讯号强度在该时间序列中亦不同。41.如专利申请范围第38项之电路,其中在施加该复数个控制讯号之前,该预抹除讯号会先充电至一目标参考电压(target reference voltage)。42.如专利申请范围第38项之电路另包含有复数个脉冲产生电路(pulse generator circuits),用来以一对一的方式将该复数个控制讯号转换成脉冲的形式,以使该预抹除电压供应开关控制电路产生该步阶讯号。43.如专利申请范围第38项之电路,其中各该派冲产生电路的操作特性(operational characteristics)可于制作过程中进行调整,以符合该控制电路所连接之该记忆阵列中之各该记忆单元的预抹除讯号的要求。44.如专利申请范围第38项之电路,其中该预抹除讯号是以一个记忆单元为单位逐一施用于该记忆阵列上。45.如专利申请范围第44项之电路,其中该预抹除讯号系施用于该记忆单元之一浮动闸极上,而该记忆单元之源极以汲极则系处于一浮接状态(floating)。46.如专利申请范围第38项之电路,其中该预抹除讯号系用来降低该记忆单元于一后续之抹除程序中产生过抹除的机率。47.一种抹除一快闪记忆体记忆单元(flash memory cell)的系统,该系统包含有:(a)一预抹除控制电路(pre-erase controller circuit),用来控制一记忆单元之预抹除讯号,并依照该记忆单元的抹除速率来移除该记忆单元中之一预定量的电荷,且该预抹除讯号系不足以将该记忆单元中之电荷完全抹除;以及(b)一抹除控制电路(erase controller circuit),用来控制一施用于该记忆单元之抹除讯号,该抹除讯号系用来完全抹除该记忆单元内的所有电荷。48.如专利申请范围第47项之系统另包含有一记忆单元预抹除讯号产生电路(flash cell pre-erase signal generatorcircuit),用来产生经由该预抹除控制电路之控制以产生该预抹除讯号。49.如专利申请范围第47项之系统,其中该预抹除讯号以及该抹除讯号系以逐区方式(sector by sector)或整体方式施用于该记忆阵列上。50.如专利申请范围第47项之系统另包含有一写入控制电路(program controller circuit)用来控制一施加于该记忆阵列上之写入讯号(program signal)。51.如专利申请范围第47项之系统,其中该记忆单元抹除讯号系由反覆的该部份抹除讯号所构成。52.如专利申请范围第47项之系统另包含有一井偏压产生器(well bias generator),当该预抹除讯号施用于该记忆单元时,该偏压产生器可提供该记忆单元中之第一以及第二扩散井区(well region)一偏压(bias voltage)。53.一种均化一记忆阵列中之记忆单元抹除速率的电路,各该记忆单元均包含有一具有一浮动闸极电荷値(floating gate charge value)的浮动闸极(floating gate),且该浮动闸极电荷値需于一抹除程序(eraseoperation)进行前被设定至一目标起始电荷値(targetinitial charge value),该电路包含有:(a)一记忆单元控制电路(memory cell controller circuit)用来产生一组控制讯号,该控制讯号系用来控制一记忆单元调整讯号之讯号强度(magnitude)、持续时间(duration)以及顺序(sequence);以及(b)一记忆单元调整讯号产生器(flash cell conditioningsignal generator),用来回应该控制讯号以产生该记忆单元调整讯号;其中,该记忆单元调整讯号系用来调整该记忆单元之浮动闸极电荷値,而唯有该浮动闸极电荷値大于该目标起始电荷値之该浮动闸极才会受到该调整讯号调整。54.如专利申请范围第53项之电路,其中该控制讯号可于一时间序列中被更改以产生一连串的记忆单元调整讯号施加于该记忆单元之上,使各该浮动闸极之该浮动闸极电荷値趋近于该目标起始电荷値,并使所有记忆单元于该抹除程序中可以一大致相同的抹除速率下被抹除。55.如专利申请范围第53项之电路,其中电路该可降低该记忆单元以一完全抹除讯号(full strength erase signal)抹除时产生过抹除的机率。图式简单说明:图一为习知非挥发性快闪记忆体抹除操作之流程示意图。图二为本发明利用一快闪记忆体逻辑控制电路于一完全抹除前进行一预抹除操作之流程示意图。图二B为本发明一非挥发性快闪记忆单元之剖面结构示意图。图三为本发明用于预抹除操作之电压产生器以及讯号产生器之功能方块图。图四A至四C为本发明调整讯号产生电路之示意图。图四D为利用本发明之控制电路所产生之不同调整讯号序列以及讯号强度列表。图五显示依据逻辑控制电路产生一控制脉波之第一实施例,其使用一包含MOSFET及电容元件的单击延迟电路架构。图六显示产生一控制脉波之第二实施例,其使用一包含电阻及电容元件的单击延迟电路架构。图七A显示习知抹除程序对记忆阵列中之快慢记忆单元启始电压的影响。图七B显示本发明预抹除程序对记忆阵列中之快记忆单元启始电压的影响。图七C显示本发明预抹除程序对记忆阵列中记忆单元浮动闸极充放电特性的影响。图八A显示本发明之井偏压电路之一最佳实施例。图八B为一电压位准之时间图,其系由井偏压电路所产生并施加于各快闪记忆阵列之井区。 |
