| 主权项 |
1.一种内容可寻址记忆体(CAM)器件,其至少包括:一入口,该入口包括:数个CAM单元,每个CAM单元与含有数条支路的匹配线通行门相耦合;和一条匹配线,该匹配线存在匹配线电压,并与匹配线通行门耦合,以便当匹配线通行门的任何一条支路导通时,该匹配线被耦合到低电压电准位上;和一匹配检测电路,该匹配检测电路包括与匹配线耦合、适合于检测MATCH入口的场效应电晶体;其中对于所述MATCH入口来说,在匹配检测时段内,匹配线电压从低电压电准位上升到匹配检测电压;和其中对于一MISS入口来说,在匹配检测时段内,匹配线通行门的一条或多条支路导通。2.如申请专利范围第1项所述之器件,其中匹配检测电路适用于,即使匹配线电压从未上升到电源电压的一半,也能检测MATCH入口。3.如申请专利范围第1项所述之器件,其中匹配检测电路适用于,当匹配线电压上升到场效应电晶体(FET)的导通阈値电压时,检测MATCH入口。4.如申请专利范围第1项所述之器件,其中匹配检测电路适用于,当匹配线电压(VML)等于或大于场效应电晶体(FET)的导通阈値电压,而小于电源电压的一半时,输出HIT信号。5.如申请专利范围第4项所述之器件,其中该场效应电晶体是NFET。6.如申请专利范围第1项所述之器件,其中匹配检测电路适用于,当匹配线电压(VML)等于场效应电晶体(FET)的导通阈値电压时,检测MATCH入口,并且该FET是NFET。7.如申请专利范围第3项所述之器件,其中匹配检测电路适用于,当匹配线电压(VML)处在FET的导通阈値电压的大约100%到大约166%之间时,输出HIT信号。8.如申请专利范围第1项所述之器件,其中匹配检测电路与生成控制信号的控制信号生成电路耦合,其中控制信号适用于在匹配检测时段的开头动匹配检测电路,并且还适用于在匹配检测时段的结尾切断MISS入口中的流通电流。9.如申请专利范围第8项所述之器件,其中匹配检测时段小于MATCH入口的匹配线电压从低电压电准位上升到电源电压的一半所花费的固有时间间隔的二倍。10.如申请专利范围第8项所述之器件,其中匹配检测时段小于MATCH入口的匹配线电压从低电压电准位上升到约等于电源电压的90%的高电压电准位所花费的固有时间间隔。11.如申请专利范围第8项所述之器件,其中匹配检测时段小于MATCH入口的匹配线电压从低电压电准位上升到约等于电源电压的90%的高电压电准位所花费的固有时间间隔的四倍。12.如申请专利范围第8项所述之器件,其中匹配检测时段不大于MATCH入口的匹配线电压从低电压电准位上升到约等于FET的导通阈値电压的150%的电准位所花费的固有时间间隔。13.如申请专利范围第8项所述之器件,其中匹配检测时段不大于MATCH入口的匹配线电压从低电压电准位上升到约等于FET的导通阈値电压的120%的电压电准位所花费的固有时间间隔。14.如申请专利范围第8项所述之器件,其中匹配检测时段不大于将HIT输出锁存在高电准位上所花费的固有时间间隔。15.如申请专利范围第8项所述之器件,其中匹配检测时段小于MISS入口的匹配线电压从低电压电准位上升到FET的导通阈値电压所花费的固有时间间隔。16.如申请专利范围第9项所述之器件,其中匹配检测时段结尾有这样的特征,虚拟匹配线上的电压上升到匹配检测电压。17.一种用于包括匹配线的CAM入口的匹配检测电路,该电路至少包括:一场效应电晶体(FET),该场效应电晶体的栅极与匹配线耦合,并且该FET适用于当匹配线上的电压升高到FET的导通阈値电压时,将浮置在高电压上的节点向下拉到低电压。18.如申请专利范围第17项所述的电路,该电压还适用于,只有当施加控制信号和匹配线通行门处在非导通这两者都满足时,才进行操作,使得输出线上的电压从第一逻辑电准位改变成第二逻辑电准位。19.如申请专利范围第17项所述的电路,还包括第一转换器,该第一转换器具有大于匹配线通行门的导通阻値的导通阻値,并且与匹配线耦合,并适用于当施加了控制信号时,将匹配线连接到电源电压。20.一种数位系统,其至少包括:一数位处理器,与CAM阵列可操作地耦合,该CAM阵列含有匹配检测电路,该匹配检测电路包括一场效应电晶体(FET),该场效应电晶体的栅极与匹配线耦合,并且该FET适用于当匹配线上的电压升高到FET的导通阈値电压时,将浮置在高电压上的节点向下拉到低电压。图式简单说明:第1图描绘了含有单个通行电晶体的内容可寻址记忆体(CAM)器件的电路图,该单个通行电晶体与数个其他这样的CAM耦合,并通过匹配线与现有技术的MISS-检测电路耦合;第2A图描绘了根据本发明实施例的本发明的匹配线控制器,它与匹配线耦合,并与2-Hi NFET XNOR比较器耦合;第2B图描绘了根据本发明实施例的CAM阵列,它包括数个入口和与数个本发明的匹配线控制器耦合的数条匹配线;第3A图描绘了本发明的匹配线控制器的一实施例的时序图,它描绘了控制信号与MATCH、MISS和HIT输出的示范性时序关系;第3B图描绘了本发明的匹配线控制器的一实施例的定时图,它描绘了示范性控制信号、MATCH、MISS和HIT输出定时;第3Ci图描绘了受本发明的匹配线控制器的一实施例控制的、在对MATCH入口进行CAM搜索期间匹配线电压和电流幅度的图形;第3Cii图描绘了受本发明的匹配线控制器的一实施例控制的、在对MISS入口进行CAM搜索期间匹配线电压和电流幅度的图形;第4A图描绘了根据本发明实施例的本发明的定时控制信号生成电路的电路图,它包括虚拟(Dummy)匹配线控制器,并与数个本发明的匹配线控制器耦合;第4B图描绘了根据本发明实施例的另一种可替换定时控制信号生成电路的电路图,它包括用于控制数个本发明的匹配线控制器的NAND(与非)门和缓冲-延迟线;第4C图描绘了由根据本发明实施例的、用于控制数个本发明的匹配线控制器的、第4B图和第4D图所示的定时控制信号生成电路生成的定时控制信号的时序图;第4D图描绘了根据本发明实施例的另一种可替换定时控制信号生成电路的电路图,它包括用于控制数个本发明的匹配线控制器的NAND门和DUMMY MATCHLINE(虚拟匹配线);第4E图描绘了根据本发明实施例,第4D图所示的定时控制信号生成电路与数个本发明的匹配线控制器耦合的电路图;第5图描绘了第2A图的本发明的匹配线控制器的另一可替换实施例的电路图,其中本发明的PRE-MATCHLINE(前匹配线)电路启动CAM入口的POST-MATCH LINE(后匹配线)部分的CAM搜索;和第6图描绘了包括根据本发明实施例进行操作的CAM阵列的代表性数位系统。 |
