| 主权项 |
1.一种防止半导体之金属间介电层破裂的结构,该结构至少包含有:第一介电层,覆盖于半导体元件上,该半导体元件系形成于一半导体底材之上;金属间介电层,位于该第一介电层上方,用以隔绝金属层之间的直接接触以避免发生短路,该金属间介电层中具有应力集中界面,该应力集中界面为该金属间介电层受应力作用时潜在的破损间隙;及压缩应力介电层,系位于该金属间介电层之上且具有压缩残留应力之介电薄膜,用以提供该金属间介电层拘束力,以防止该金属间介电层中发生裂缝。2.如申请专利范围第1项之结构,其中上述之金属间介电层可由至少一层之金属间介电层所组成,而该压缩应力介电层可视制程需要选择性地嵌入该至少一层之金属间介电层的表面。3.如申请专利范围第2项之结构,其中上述之金属间介电层与嵌入之该压缩应力介电层之界面,系由该金属间介电层之表面向下多研磨约2KA-4KA的厚度。4.如申请专利范围第1项之结构,其中上述之压缩应力介电层的厚度约在2KA-4KA之间。5.如申请专利范围第1项之结构,其中上述之压缩应力介电层的残留应力大约在1.5E9dyne/cm2-4E9dyne/cm2的范围之间。6.如申请专利范围第1项之结构,其中上述之压缩应力介电层系由电浆化学气相沈积薄膜制程(PECVD)所形成。7.如申请专利范围第5项之结构,其中上述之电浆化学气相沈积薄膜制程中的射频能量大约在600W-800W之间。8.一种防止半导体结构中金属间介电层发生裂缝的方法,该方法至少包含下列步骤:形成第一介电层于一含有半导体元件之底材之上;形成金属层于该第一介电层之上,并透过插塞与该半导体元件形成电性连接;覆盖介电材料于该金属层以及该第一介电层之上以形成该金属间介电层;研磨该金属间介电层之表面以形成一个平坦的接合界面;以及沈积一层具有压缩应力之介电薄膜于该金属间介电层之表面上,以防止该金属间介电层发生裂缝。9.如申请专利范围第8项之方法,其中上述之金属间介电层可重复堆叠于该第一介电层之上。10.如申请专利范围第9项之方法,其中上述之压缩应力界电薄膜可选择性地形成于重复堆叠之该金属介电层的各个界面之上。11.如申请专利范围第8项之方法,其中上述研磨该金属间介电层之步骤系包含一种化学机械研磨(CMP)的制程,而该研磨步骤约自该金属间介电层表面向下多研磨2KA-4KA的厚度。12.如申请专利范围第8项之方法,其中上述之压缩应力介电薄膜的厚度约在2KA-4KA之间。13.如申请专利范围第8项之方法,其中上述之压缩应力介电薄膜的残留应力大约在1.5E9dyne/cm2-4E9dyne/cm2的范围之间。14.如申请专利范围第8项之方法,其中上述沈积一层具有压缩应力之介电薄膜之步骤系包含一种电浆化学气相沈积薄膜制程(PECVD)。15.如申请专利范围第14项之方法,其中上述之电浆化学气相沈积薄膜制程中的射频能量大约在600W-800W之间。16.一种防止半导体结构中金属间介电层发生裂缝的方法,该方法至少包含下列步骤:形成第一介电层于一含有半导体元件之底材之上;形成第一金属层于该第一介电层之上,并透过插塞与该半导体元件形成电连接;覆盖介电材料于该第一金属层以及该第一介电层之上以形成该第一金属间介电层;重复堆叠含有金属导体与介电材料之金属间介电层于该第一金属间介电层上;研磨最外层之该金属间介电层的表面以形成一个平坦的接合界面;沈积一层具有压缩应力之介电薄膜于该最外层之金属间介电层的接合界面上,以防止该第一金属间介电层与该金属间介电层中发生裂缝。17.如申请专利范围第16项之方法,其中上述之金属间介电层与该压缩应力介电薄膜可视制程需要重复堆叠于该第一介电层上方。18.如申请专利范围第16项之方法,其中上述之研磨步骤系包含一种化学机械研磨(CMP)的制程,而该研磨步骤约自该最外层之金属间介电层表面向下多研磨2KA-4KA的厚度。19.如申请专利范围第16项之方法,其中上述之压缩应力介电薄膜的厚度约在2KA-4KA之间。20.如申请专利范围第16项之方法,其中上述之压缩应力介电薄膜的残留应力大约在1.5E9dyne/cm2-4E9dyne/cm2的范围之间。21.如申请专利范围第16项之方法,其中上述沈积一层具有压缩应力之介电薄膜之步骤系包含一种电浆化学气相沈积薄膜制程(PECVD)。22.如申请专利范围第21项之方法,其中上述之电浆化学气相沈积薄膜制程中的射频能量大约在600W-800W之间。图式简单说明:第1图 为传统上含有多重金属间介电层之半导体结构的层间缺陷示意图。第2A图 为本发明中多重金属间介电层之缺陷形成机构示意图。第2B图 为本发明中多重金属间介电层之缺陷形成机构示意图。第3A图 为本发明中多重金属间介电层之缺陷形成机构示意图。第3B图 为本发明中多重金属间介电层之缺陷形成机构示意图。第4图 为本发明中一个具有MOS电晶体之半导体结构截面图。第5图 为本发明中具有插塞与金属导电层之半导体结构截面图。第6图 为本发明中相邻金属层上沈积金属间介电层之截面图。第7图 为本发明中嵌入压缩应力层之截面图。第8图 为本发明中具有压缩应力层之含有多重金属间介电层之半导体结构的之剖面图。 |
