| 主权项 |
1.一种制造至少一个沟渠电容器之方法,具有以下步骤:-提供一半导体基材,在该半导体基材正面有一个以上的沟渠,该沟渠在该沟渠墙表面上有一预定n型掺杂;-在该半导体基材正面施加一液态电解液;-在该半导体基材背面和该液态电解液之间施加一电压,使得具有预定电流密度的电流流动,并且在该沟渠墙内产生中孔;-在该沟渠和该相关中孔内产生一第一电极;-在该第一电极上施加一介电;-在该介电上施加第二电极。2.如申请专利范围第1项之方法,其中以一般二维结构方式安排该沟渠。3.如申请专利范围第1项之方法,其中该沟渠本质上为相同形式。4.如申请专利范围第1项之方法,其中从该半导体基材表面方向观看,该沟渠的横断面为椭圆或本质上为圆形。5.如申请专利范围第1项之方法,其中该沟渠深度比在该半导体基材表面上各别沟渠最大横断面的10倍还深。6.如申请专利范围第1项之方法,其中,在施加电压期间,在该沟渠之间区域内的该半导体基材表面覆盖一水平电绝缘覆盖层,该层最好以氮化物制成。7.如申请专利范围第1项之方法,其中,在每一个实施例中,该沟渠具有一较高沟渠区域和一较低沟渠区域;施加电压期间,该较高沟渠区域的沟渠墙表面已覆盖垂直电绝缘覆盖层,该层最好以氮化物制成,而该较低沟渠区域的沟渠墙表面则无电绝缘覆盖层。8.如申请专利范围第7项之方法,其中该较低沟渠区域的沟渠墙为n型掺杂。9.如申请专利范围第8项之方法,其中系依能产生预定平均中孔密度的方式选择该较低沟渠区域沟渠墙的掺杂和该电流密度。10.如申请专利范围第1项之方法,其中该预定电流密度系由电压所产生,该电压存在于该半导体基材背面和在该液态电解液内所导入的计数器电极之间。11.如申请专利范围第10项之方法,其中在该半导体基材背面的电接触连接之前执行掺杂步骤,以在该半导体基材背面产生一掺杂层。12.如申请专利范围第11项之方法,其中在制造该中孔之后,移除在该半导体基材背面的掺杂层。13.如申请专利范围第1项之方法,其中该液态电解液为一水样HF溶液,其HF比例最好至多为25%。14.如申请专利范围第2至12项中任一项之方法,其中该液态电解液为一水样HF溶液,其HF比例最好至多为25%。15.如申请专利范围第1项之方法,其中在该半导体基材背面和该液态电解液之间的电压系设计成使流经该半导体基材背面的电流密度小于100 mA/cm2,并且最好小于50 mA/cm2。16.如申请专利范围第2至13项中任一项之方法,其中在该半导体基材背面和该液态电解液之间的电压系设计成使流经该半导体基材背面的电流密度小于100 mA/cm2,并且最好小于50 mA/cm2。17.如申请专利范围第1项之方法,其中沟渠中孔的外径平均大于5 nm。18.如申请专利范围第1项之方法,其中在施加该介电之前将该中孔加宽。19.如申请专利范围第2至13项、15或17项中任一项之方法,其中在施加该介电之前将该中孔加宽。20.如申请专利范围第1项之方法,其中沟渠中孔的外径平均小于50 nm。21.如申请专利范围第2至13项、15.17或18项中任一项之方法,其中沟渠中孔的外径平均小于50 nm。22.如申请专利范围第1项之方法,其中该沟渠具有中孔,其长度大于1/4,并且最好大于靠该最近沟渠的沟渠墙厚度的1/2。23.如申请专利范围第1项之方法,其中在该液态电解液和该半导体基材之间所施加电压的持续时间,比靠该最近沟渠的沟渠墙厚度的1/2与该平均蚀刻率的比率所得到的时间还长。24.如申请专利范围第2至13项、15.17.18.20或22项中任一项之方法,其中在该液态电解液和该半导体基材之间所施加电压的持续时间,比靠该最近沟渠的沟渠墙厚度的1/2与该平均蚀刻率的比率所得到的时间还长。25.如申请专利范围第1项之方法,其中邻接沟渠的中孔彼此不接触。26.如申请专利范围第1项之方法,其中一沟渠电容的第一电极系由该沟渠墙表面和该沟渠中孔表面二者的n型掺杂区域所产生。27.如申请专利范围第2至13项、15.17.18.20.22.23或25项中任一项之方法,其中一沟渠电容的第一电极系由该沟渠墙表面和该沟渠中孔表面二者的n型掺杂区域所产生。28.如申请专利范围第27项之方法,其中执行n型掺杂步骤以完成沟渠电容的第一电极。29.如申请专利范围第1项之方法,其中该沟渠电容的介电为氧化物-氮化物-氧化物层、氮氧化物层、氧化铝层或氧化锆层。30.如申请专利范围第1项之方法,其中沟渠电容的第二电极为多晶矽或矽化钨。31.如申请专利范围第1项之方法,其中该沟渠电容为用于记忆体细胞的储存电容。32.如申请专利范围第2至13项、15.17.18.20.22.23.25.26.29或30项中任一项之方法,其中该沟渠电容为用于记忆体细胞的储存电容。33.如申请专利范围第31项之方法,其中记忆体细胞为DRAM装置的记忆体细胞,或铁电半导体记忆体的记忆体细胞。34.如申请专利范围第32项之方法,其中记忆体细胞为DRAM装置的记忆体细胞,或铁电半导体记忆体的记忆体细胞。35.如申请专利范围第1项之方法,其中系以电化方法产生该沟渠。36.如申请专利范围第2至13项、15.17.18.20.22.23.25.26.29至31或33项中任一项之方法,其中系以电化方法产生该沟渠。37.如申请专利范围第36项之方法,其中对制造该沟渠和该中孔二者的电化方法而言,该背面的电接触连接系在同一电化室内执行。38.如申请专利范围第1项之方法,其中该半导体基材为p型掺杂矽晶圆。39.如申请专利范围第2至13项、15.17.18.20.22.23.25.26.29至31.33或35项中任一项之方法,其中该半导体基材为p型掺杂矽晶圆。40.一种半导体装置,在半导体基材正面具有至少一个沟渠电容器,-其中该沟渠电容器在该半导体基材内具有至少一个沟渠,在该沟渠墙内有中孔;-其中该沟渠墙和该沟渠电容器的中孔墙皆具有一第一电极,或者一第一电极系施加在该沟渠墙以及该沟渠电容器的中孔墙上;-其中在该沟渠电容的第一电极上施加一介电;-其中在该沟渠电容器的介电上施加一第二电极。41.如申请专利范围第40项之半导体装置,其中该沟渠电容系以复数的方式安排,并且最好以一般二维结构安排。42.如申请专利范围第40项之半导体装置,其中该沟渠彼此间本质上为相同形式。43.如申请专利范围第41项之半导体装置,其中该沟渠彼此间本质上为相同形式。44.如申请专利范围第40项之半导体装置,其中从该半导体基材表面方向观看,该沟渠的横断面为椭圆或本质上为圆形。45.如申请专利范围第40项之半导体装置,其中该沟渠深度比在该半导体基材表面上该沟渠最大横断面的10倍还深。46.如申请专利范围第41至44项中任一项之半导体装置,其中该沟渠深度比在该半导体基材表面上该沟渠最大横断面的10倍还深。47.如申请专利范围第40项之半导体装置,其中该沟渠具有一较高沟渠区域和一较低沟渠区域,仅该较低沟渠区域具有中孔。48.如申请专利范围第41至45项中任一项之半导体装置,其中该沟渠具有一较高沟渠区域和一较低沟渠区域,仅该较低沟渠区域具有中孔。49.如申请专利范围第40项之半导体装置,其中该沟渠的平均中孔外径在每一个实施例中皆大于5 nm。50.如申请专利范围第40项之半导体装置,其中该沟渠的平均中孔外径在每一个实施例中皆小于50 nm。51.如申请专利范围第41至45项、47或49项中任一项之半导体装置,其中该沟渠的平均中孔外径在每一个实施例中皆小于50 nm。52.如申请专利范围第40项之半导体装置,其中该沟渠具有中孔,其长度大于1/4,并且最好大于靠该最近沟渠的沟渠墙厚度的1/2。53.如申请专利范围第41至45项、47.49或50项中任一项之半导体装置,其中该沟渠具有中孔,其长度大于1/4,并且最好大于靠该最近沟渠的沟渠墙厚度的1/2。54.如申请专利范围第40项之半导体装置,其中邻接沟渠的中孔彼此并不接触。55.如申请专利范围第40项之半导体装置,其中沟渠电容的介电为一氧化物-氮化物-氧化物层、氮氧化物层、氧化铝层或氧化锆层。56.如申请专利范围第40项之半导体装置,其中沟渠电容的第二电极为多晶矽或矽化钨。57.如申请专利范围第40项之半导体装置,其中该半导体基材系由矽制成。58.如申请专利范围第40项之半导体装置,其中该沟渠电容为用于记忆体细胞的储存电容。59.如申请专利范围第41至45项、47.49.50.52或第54至57项中任一项之半导体装置,其中该沟渠电容为用于记忆体细胞的储存电容。60.如申请专利范围第59项之半导体装置,其中记忆体细胞为DRAM装置的记忆体细胞,或铁电半导体记忆体的记忆体细胞。图式简单说明:图1)图示根据先前技艺之离散沟渠电容器。图2a)-2d)图示根据先前技艺之制造半导体记忆体沟渠电容器之方法的图式说明。图3a)-3i)图示如本发明之制造半导体记忆体沟渠电容器装置之方法的图式说明。图4)以平面图方式图示如本发明之半导体记忆体沟渠电容器第一装置之图式说明,该电容器具有中孔。图5)以平面图方式图示如本发明之半导体记忆体沟渠电容器第二装置之图式说明,该电容器具有中孔。 |
