| 主权项 |
1.一种半导体记忆装置,其主要针对一各记忆单元具有第1导电型的第1电晶体与第2导电型的第2电晶体的半导体记忆装置,其特征在于:形成有上述第1电晶体之通道的第1主动领域与形成有上述第2电晶体之通道的第2主动领域,则被配置成使电晶体之通道电流方向在各记忆单元内互相成为平行,且在与上述通道电流方向呈垂直相交之方向上的相邻的记忆单元之间彼此被分离。2.如申请专利范围第1项之半导体记忆装置,兼作为上述第1以及第2电晶体之闸极的配线层的图案,则被配置成当横越上述第1或第2主动领域上时,会全部与该主动领域呈垂直相交。3.如申请专利范围第1项之半导体记忆装置,4个上述第1电晶体呈串联地被设在上述第1主动领域,而2个上述第2电晶体呈串联地被设在上述第2主动领域。4.如申请专利范围第3项之半导体记忆装置,各记忆单元具有:分别与上述第1主动领域呈垂直相交,且配线成贯穿多个单元之间,而兼作为第1导电型之字元电晶体的闸极的平行线条状的2条字元线及;在该2个字元线之间,分别与上述第1以及第2主动领域双方呈垂直相交,且将闸极分别连接到第1导电型之驱动电晶体,第2导电型之负载电晶体的各组,且被配置成彼此平行的2条共同闸极线。5.一种半导体记忆装置,其主要针对一在各记忆单元具有分别由被串联连接到第1电源电压供给线与第2电源电压供给线之间,且闸极被共同连接的第1导电型的驱动电晶体与第2导电型的负载电晶体所构成,而输入与输出呈交叉被连接的2个反相器的半导体记忆装置,其特征在于:上述第1电源电压供给线及/或第2电源电压供给线,系由以导电材料埋入层间绝缘膜之贯穿沟内的沟配线所形成。6.如申请专利范围第5项之半导体记忆装置,各记忆单元具有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则均在上述反相器之间被分离为2,上述第1电源电压供给线被连接到位在上述驱动电晶体之外侧的第1主动领域部分,上述第2电源电压供给线被连接到位在上述负载电晶体之外侧的第2主动领域部分。7.如申请专利范围第5项之半导体记忆装置,各记忆单元具有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别被共同设在上述反相器之间,上述第1电源电压供给线被连接到位在上述2个驱动电晶体之间的第1主动领域部分,上述第2电源电压供给线被连接到位在上述2个负载电晶体之间的第2主动领域部分。8.如申请专利范围第7项之半导体记忆装置,上述第1主动领域具有分别从形成有上述驱动电晶体之部分的两端朝同一方向弯曲的形状,藉着使共同的上述字元线相对于该呈弯曲的2个主动领域部分的两者呈垂直相交,而形成上述2个字元电晶体。9.如申请专利范围第7项之半导体记忆装置,上述第1主动领域则分别从相邻的上述2个驱动电晶体朝着外侧而延伸,藉着使不同的上述字元线,1条1条地分别与该2个延伸部分呈垂直相交,而形成上述2个字元电晶体。10.如申请专利范围第9项之半导体记忆装置,上述第1以及第2主动领域,则被配置成使电晶体的通道电流方向在各记忆单元内彼此呈平行,且在与上述通道直流方向呈垂面相交之方向上的相邻的记忆单元之间分别被分离。11.一种半导体记忆装置,其主要针对一在各记忆单元内具有:分别由被串联连接到来供给第1电源电压的第1电源电压供给线与用来供给第2电源电压的第2电源电压供给线之间,且闸极被共同连接的第1导电型的驱动电晶体与第2导电型的负载电晶体所构成,而输入与输出呈交叉被连接的2个反相器及;成为源极或汲极之其中一者的杂质领域则分别被连接到上述反相器的各输入,而另一个的杂质领域则分别被连接到不同的位元线,且闸极分别被连接到不同之字元线的2个第1导电型的字元电晶体,针对上述2个字元电晶体的其中一者,上述另一个杂质领域,则经由在字元线方向长的位元线连接配线层,被连接到上层的位元线的半导体记忆装置,其特征在于:上述第1电源电压供给线及/或第2电源电压供给线,上述位元线连接配线层,则分别同样由以导电材料埋入层间绝缘层之贯穿沟内的沟配线所构成。12.如申请专利范围第11项之半导体记忆装置,在各记忆单元内,形成有该字元电晶体以及上述字元电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别被共同设在上述反相器之间,上述第1电源电压供给线被连接到位在上述2个驱动电晶体之间的第1主动领域部分,上述第2电源电压供给线被连接到位在上述2个负载电晶体之间的第2主动领域部分。13.如申请专利范围第12项之半导体记忆装置,上述第1以及第2主动领域,则被配置成使电晶体之通道电流方向在各记忆单元内彼此呈平行,且在与上述通道电流方向呈垂直相交之方向上的相邻的记忆单元之间分别被分离。14.一种半导体记忆装置,其主要针对一在各记忆单元具有分别由被串联连接在用来供给第1电源电压的第1电源电压供给线与供给第2电源电压之第2电源电压供给线之间,且闸极共同被连接之第1导电型的驱动电晶体与第2导电型之负载电晶体所构成,而输入与输出呈交叉被连接的2个反相器的半导体记忆装置,其特征在于:在成为上述驱动电晶体以及上述负载电晶体之源极或汲极的杂质领域中,具有接于被供给有上述第1或第2电源电压之杂质领域上,而被埋入到第1层间绝缘层的第1埋入导电层及;接于该第1埋入导电层上,而被埋入到第2层间绝缘层的第2埋入导电层。15.如申请专利范围第14项之半导体记忆装置,由上述第1以及第2埋入导电层所构成的2层接点构造分别被设在位于上述2个驱动电晶体之间的杂质领域部分以及位于上述2个负载电晶体之间的杂质领域部分。16.如申请专利范围第14项之半导体记忆装置,针对被供给有上述电源电压的2杂质领域的至少其中一者,在上述2个反相器之间,使其中一个输入与另一个输出互相连接的节点配线层,则被配线成经由绝缘层至少部分地重叠在该杂质领域上。17.如申请专利范围第14项之半导体记忆装置,在各记忆单元具有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别呈共用地被设在上述反相器之间,上述第1主动领域具有从形成有上述驱动电晶体之部分的两端分别朝同一方向弯曲的形状,藉着使共用的上述字元线相对于上述呈弯曲的2个主动领域部分两者呈垂直相交,而形成上述2个字元电晶体。18.如申请专利范围第14项之半导体记忆装置,在各记忆单元具有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别呈共用地被设在上述反相器之间,上述第1主动领域则分别从相邻的2个上述驱动电晶体朝外侧延伸,藉着使不同的上述字元线,1条1条地分别与该2个延伸部分呈垂直相交,而形成上述2个字元电晶体。19.如申请专利范围第17项之半导体记忆装置,上述第1以及第2主动领域,则被配置成使电晶体的通道电流方向在各记忆单元内彼此呈平行,且在与上述通道电流方向呈垂直相交之方向上的相邻的记忆单元之间分别被分离。20.如申请专利范围第14项之半导体记忆装置,上述第2埋入导电层,系当作上述第1或第2电源电压供给线使用,为一以导电材料埋入第2层间绝缘层内之贯穿沟内的沟配线。21.如申请专利范围第20项之半导体记忆装置,针对被供给有上述电源电压的第2杂质领域的至少其中一者,在上述2个反相器之间,使其中一个输入与另一个输出互相连接的节点配线层,则被配线成经由绝缘层至少部分地重叠在该杂质领域上。22.如申请专利范围第20项之半导体记忆装置,在各记忆单元具有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别呈共用地被设在上述反相器之间,上述第1主动领域具有从形成呈有上述驱动电晶体之部分的两端分别朝同一方向弯曲的形状,藉着使共用的上述字元线相对于上述呈弯曲的2个主动领域部分两者呈垂直相交,而形成上述2个字元电晶体。23.如申请专利范围第20项之半导体记忆装置,在各记忆单元具有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别呈共用地被设在上述反相器之间,上述第1主动领域则分别从相邻的2个上述驱动电晶体朝外侧延伸,藉着使不同的上述字元线,1条1条地分别与该2个延伸部分呈垂面相交,而形成上述2个字元电晶体。24.如申请专利范围第23项之半导体记忆装置,上述第1以及第2主动领域,则被配置成使电晶体的通道电流在各记忆单元内彼此互相呈平行,且在与上述通道电流呈垂直相交之方向上的相邻的记忆单元之间分别被分离。25.如申请专利范围第24项之半导体记忆装置,在各记忆单元内,上述第1以及第2埋入导电层间的连接位置,则位在该第1埋入导电层下的上述杂质领域的外侧。26.如申请专利范围第25项之半导体记忆装置,在各记忆单元内,上述第2埋入导电层系由将导电材料埋入到上述第1层间绝缘层之贯穿沟内的沟配线所构成,而延伸到将位在其下方之上述杂质领域当作源极或汲极之电晶体的闸极的外侧,上述第2埋入导电层则相接于位在该闸极之外侧的延伸部分上。27.一种半导体记忆装置,其主要针对一在各记忆单元具有分别由被串联连接到第1电源电压供给线与第2电源电压供给线之间,且闸极被共同连接的第1导电型的驱动电晶体与第2导电型的负载电晶体所构成,而输入与输出呈交叉被连接的2个反相器的半导体记忆装置,其特征在于:上述第1以及第2电源电压供给线的其中一者系由以导电材料埋入层间绝缘膜之贯穿沟内的沟配线所构成,上述第1以及第2电源电压供给线的另一者系由位在上述沟配线之上层的配线层所构成,且在与该另一个电源电压供给线之配线方向呈垂直方向上的相邻的记忆单元之间被共用连接。28.如申请专利范围第27项之半导体记忆装置,在各记忆单元贝有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别被共同设在上述反相器之间,上述第1主动领域分别从相邻的2个上述驱动电晶体朝外侧延伸,藉着使不同的上述字元线,1条1条地分别与该2个延伸部分呈垂直相交,而形成上述2个字元电晶体。29.如申请专利范围第28项之半导体记忆装置,上述另一个电源电压供给线被配置在与上述字元线相同的方向,而在与该配线方向呈垂直相交之方向上的相邻的单元之间,则藉着通过位元线接点之间的连结部分,而与另一个电源电压供给线共同连接。30.如申请专利范围第28项之半导体记忆装置,在上述另一个电源电压供给线的间隔内,藉着与上述另一个电源电压供给线相同阶层的配线层,而配线出被连接到上述字元线的低电阻化层。31.一种半导体记忆装置,其主要针对一在各记忆单元内具有:分别由被串联连接到来供给第1电源电压的第1电源电压供给线与用来供给第2电源电压的第2电源电压供给线之间,且闸极被共同连接的第1导电型的驱动电晶体与第2导电型的负载电晶体所构成,而输入与输出呈交叉被连接的2个反相器的半导体记忆装置,其特征在于;在用来使上述2个反相器之输入与输出互相连接的2个节点配线中的其中一个节点配线,系由与构成另一个节点配线的配线层相同阶层的配线层,以及在该配线层上,以同一图案所形成,而蚀刻速度较位在其正下方之配线层为慢的蚀刻掩罩层所构成。32.如申请专利范围第31项之半导体记忆装置,上述2个节点配线的离开空间则较配线层本身的宽度为小。33.如申请专利范围第31项之半导体记忆装置,在各记忆单元具有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别呈共用地被设在上述反相器之间,上述第1主动领域则分别从相邻的2个上述驱动电晶体朝外侧延伸,藉着使不同的上述字元线,1条1条地分别与该2个延伸部分呈垂直相交,而形成上述2个字元电晶体。34.一种半导体记忆装置之制造方法,其主要针对一在各记忆单元具有分别由被串联连接到用来供给第1电源电压的第1电源电压供给线与用来供给第2电源电压之第2电源电压供给线之间,且闸极被共同连接之第1导电型的驱动电晶体与第2导电型的负载电晶体所构成,而输入与输出呈交叉被连接的2个反相器的半导体记忆装置的制造方法,其特征在于:在形成使上述2个反相器之输入与输出彼此连接的第1以及第2节点配线时,会依序整面地形成为节点配线的导电膜与蚀刻速度较该导电膜慢的膜,以上述第1节点配线的图案来加工上述蚀刻速度慢的膜,而形成蚀刻掩罩层,根据所形成之上述蚀刻掩罩层,一边保护位在正下方的上述导电膜部分,而一边藉由上述第2节点配线的图案,将光阻图案形成在上述导电膜上,在形成该光阻图案以及上述蚀刻掩罩层的状态下,除去已露出的上述导电膜部分。35.如申请专利范围第34项之半导体记忆装置之制造方法,其中,于加工前述导电膜时,对于已形成之前述蚀刻罩层而言,接近较前述蚀刻罩层及第2之节配线之图案宽度为窄之间隔宽度,于前述第2节配线之图案,将光阻图案形成于前述导电膜上,就形成该光阻图案及前述蚀刻层之状态下,除去露出之前述导电膜部分者。36.如申请专利范围第34项之半导体记忆装置之制造方法,在各记忆单元具有源极或汲极分别被连接到上述反相器的各输入,且闸极分别被连接到字元线之2个第1导电型的字元电晶体,在各记忆单元内,形成有该字元电晶体以及上述驱动电晶体之通道的第1主动领域,形成有上述负载电晶体之通道的第2主动领域,则分别呈共用地被设在上述反相器之间,上述第1主动领域则分别从相邻的2个上述驱动电晶体朝外侧延伸,藉着使不同的上述字元线,1条1条地分别与该2个延伸部分呈垂直相交,而形成上述2个字元电晶体。图式简单说明:第1图系表本发明之实施形态的pMOS负载型SRAM单元的电路图。第2图系表本发明所适用之6电晶体型SRAM单元的说明图。第3图系表本发明之第1实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成主动领域为止。第4图系表本发明之第1实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成闸极电极图案(字元线以及共同闸极线)为止。第5图系表本发明之第1实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成第1接点为止。第6图系表本发明之第1实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成第2层之配线层(记忆节点配线层,电源线以及共同电位线)为止。第7图系表本发明之第1实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成第3层之配线层(位元线连接配线层)为止。第8图系表本发明之第1实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成第4层配线为止。第9图系表在第5图之过程中之自我整合接触孔在开孔后的放大断面图。第10图系表在第5图之过程中之闸极线接触孔在开孔后的放大断面图。第11图系表本发明之第2实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成主动领域之前。第12图系表本发明之第2实施形态之SRAM单元之各制造过程的图案图以及断面图,系表到形成闸极图案(字元线以及共同闸极线)为止。第13图系表本发明之第2实施形态之SRAM单元之各制造过程的图案图以及断面图,系表到形成第1接点为止。第14图系表本发明之第2实施形态之SRAM单元之各制造过程的图案图以及断面图,系表到形成第2层之配线层(电源线以及共同电位线)为止。第15图系表本发明之第2实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成第3层之配线层(记忆节点配线层)为止。第16图系表本发明之第2实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成第4层之配线层(位元线连接配线层)为止。第17图系表本发明之第2实施形态之SRAM单元之各制造过程的图案图以及断面图,系表示到形成第5层之配线层(位元线)为止。第18图系表本发明之第3实施形态之SRAM单元之各制造过程的图案图,系表示闸极图案(字元线以及共同闸极线)为止。第19图系表本发明之第3实施形态之SRAM单元之各制造过程的图案图,系表示到形成第1接点为止。第20图系表本发明之第3实施形态之SRAM单元之各制造过程的图案图,系表示到形成根据被埋入形成在第2层之层间绝缘层的沟配线所构成的电源电压供给线(电源线以及共同电位线)为止。第21图系表本发明之第3实施形态之SRAM单元之各制造过程的图案图,系表示到形成第2层之配线层(记忆节点配线层)为止。第22图系表本发明之第3实施形态之SRAM单元之各制造过程的图案图,系表示到形成第3层之插塞为止。第23图系表本发明之第3实施形态之SRAM单元之各制造过程的图案图,系表示到形成第3层之配线层为止。第24图系表本发明之第3实施形态之SRAM单元之各制造过程的图案图,系表示到形成第4层之插塞为止。第25图系表本发明之第3实施形态之SRAM单元之各制造过程的图案图,系表示到形成第4层之配线层(位元线)为止。第26图系表本发明之第3实施形态之变形例之在形成第2层之埋入导电层(沟配线)后的图案图。第27图系表本发明之第4实施例之SRAM单元之各制造过程的图案图,系表示到形成闸极图案(字元线以及共同闸极线)为止。第28图系表本发明之第4实施例之SRAM单元之各制造过程的图案图,系表示到形成第1接点为止。第29图系表本发明之第4实施例之SRAM单元之各制造过程的图案图,系表示到形成根据被埋入形成在第2层之层间绝缘层的沟配线所构成的电源电压供给线(电源线以及共同电位线)为止。第30图系表本发明之第4实施例之SRAM单元之各制造过程的图案图,系表示到形成第2层之配线层(记忆节点配线层)为止。第31图系表本发明之第4实施例之SRAM单元之各制造过程的图案图,系表示到形成第3层的插塞为止。第32图系表本发明之第4实施例之SRAM单元之各制造过程的图案图,系表示在习知例中,到形成第3层之配线层(电源线以及共同电位线)为止。第33图系表本发明之第4实施例之SRAM单元之各制造过程的图案图,系表示在习知例中,到形成第4层之插塞为止。第34图系表本发明之第4实施例之SRAM单元之各制造过程的图案图,系表示到形成位元线为止。第35图系表第4实施形态之变形例1在形成第2层之埋入导电层后的图案图。第36图系表第4实施形态之变形例2在形成第2层之埋入导电层后的图案图。第37图系表本发明之第5实施形态之SRAM单元之各制造过程的图案图,系表示到形成闸极图案(字元线以及共同电位线)为止。第38图系表本发明之第5实施形态之SRAM单元之各制造过程的图案图,系表示到形成第1接点为止。第39图系表本发明之第5实施形态之SRAM单元之各制造过程的图案图,系表示到形成根据被埋入形成在第2层之层间绝缘层的沟配线所构成的电源电压供给线(电源线以及共同电位线)为止。第40图系表本发明之第5实施形态之SRAM单元之各制造过程的图案图,系表示到形成第2层之配线层(记忆节点配线层)为止。第41图系表本发明之第5实施形态之SRAM单元之各制造过程的图案图,系表示到形成第3层的插塞为止。第42图系表本发明之第5实施形态之SRAM单元之各制造过程的图案图,系表示在习知例中,到形成第3层之配线层(电源线以及共同电位线)为止。第43图系表本发明之第5实施形态之SRAM单元之各制造过程的图案图,系表示在习知例中,到形成第4层之插塞为止。第44图系表本发明之第5实施形态之SRAM单元之各制造过程的图案图,系表示到形成位元线为止。第45图系表本发明之第6实施形态以及变形例之SRAM单元之各制造过程的图案图,系表示到形成闸极图案(字元线以及共同电位线)为止。第46图系表本发明之第6实施形态以及变形例之SRAM单元之各制造过程的图案图,系表示到形成第1接点为止。第47图系表本发明之第6实施形态以及变形例之SRAM单元之各制造过程的图案图,系表示到形成根据被埋入形成在第2层之层间绝缘层的沟配线所构成的电源电压供给线(电源线以及共同电位线)为止。第48图系表本发明之第6实施形态以及变形例之SRAM单元之各制造过程的图案图,系表示到形成第2层之配线层(记忆节点配线层)为止。第49图系表本发明之第6实施形态以及变形例之SRAM单元之各制造过程的图案图,系表示到形成第3层的插塞为止。第50图系表本发明之第6实施形态以及变形例之SRAM单元之各制造过程的图案图,系表示在习知例中,到形成第3层之配线层(电源线以及共同电位线)为止。第51图系表本发明之第6实施形态以及变形例之SRAM单元之各制造过程的图案图,系表示在习知例中,到形成第4层之插塞为止。第52图系表本发明之第6实施形态以及变形例之SRAM单元之各制造过程的图案图,系表示到形成位元线为止。第53图系表第6实施形态之变形例2在形成第2层的埋入导电层(沟配线)后的图案图。第54图系表第6实施形态之变形例3在形成第2层的埋入导电层(沟配线)后的图案图。第55图系表本发明之第7实施形态之SRAM单元之各制造过程的图案图,系表示到形成由被埋入形成到第2层之层间绝缘层所构成的电源电压供给线(电源线、共同电位线以及位元线连接配线层)为止。第56图系表本发明之第7实施形态之SRAM单元之各制造过程的图案图,系表示到形成第2层之配线层(记忆节点配线层)为止。第57图系表本发明之第7实施形态之SRAM单元之各制造过程的图案图,系表示到形成第3层之插塞为止。第58图系表本发明之第7实施形态之SRAM单元之各制造过程的图案图,系表示到形成位元线为止。第59图系表本发明之第7实施形态之SRAM单元之各制造过程的图案图,系表示到形成第3层之配线层(共同电位线以及位元线连接配线层)为止。第60图系表第59图所示之SRAM单元的断面图。第61图系表第8实施形态之变形例的同一图案图。第62图系表本发明之第9实施形态之SRAM单元之各制造过程的图案图,系表示到形成第1接点为止。第63图系表本发明之第9实施形态之SRAM单元之各制造过程的图案图,系表示到形成由根据被埋入形成在第2层之层间绝缘层的沟配线所构成之配线(电源线以及内部连接用配线)为止。第64图系表本发明之第9实施形态之SRAM单元之各制造过程的图案图,系表示到形成第2层之配线层(记忆节点配线层)为止。第65图系表本发明之第9实施形态之SRAM单元之各制造过程的图案图,系表示到形成第3层的插塞为止。第66图系表本发明之第9实施形态之SRAM单元之各制造过程的图案图,系表示到形成第3层的配线层(共同电位线)为止。第67图系表本发明之第9实施形态之SRAM单元之各制造过程的图案图,系表示到形成第4层的插塞为止。第68图系表本发明之第9实施形态之SRAM单元之各制造过程的图案图,系表示到形成位元线为止。第69图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到形成第1接点为止。第70图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到形成第2层之配线(记忆节点配线层)时之成膜为止。第71图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到根据第1之记忆节点配线图案来形成蚀刻保护膜加工用的光阻图案为止。第72图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到对同一蚀刻保护膜实施图案为止。第73图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到根据第2之记忆节点配线图案来形成导电膜加工用的光阻图案为止。第74图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到对同一导电膜实施图案为止。第75图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到形成第3层的插塞为止。第76图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到形成第3层之配线层(共同电位线等)为止。第77图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图。系表示到形成第4层之插塞为止。第78图系表本发明之第10实施形态之SRAM的各制造过程的图案图以及断面图,系表示到形成位元线为止。第79图系表将第10实施形态之SRAM单元的设计规则(design rule)以及单元尺寸(cell size),与2个比较例一起加以说明的说明图。第80图系表示习知技术1之pMOS负载型SRAM单元之配置图案例的平面图。第81图系表示习知技术2之pMOS负载型SRAM单元之配置图案例的平面图。 |
