微处理器

摘要

[课题]能够以简便之构造，减少分歧(branch)之际之再找取(fetch)，而获得使处理速度提升之微处理器。[解决手段]追加新的分歧指令(BJMP)，而藉由此分歧指令(BJMP)，将被指定之分歧目的地之前面为止之指令，当作该分歧指令(BJMP)之运算元(operand)来处理，而处理之指令数成为可变。将含有当作上述运算元来处理之指令之该分歧指令之指令字组长，输出至程式计数器(program counter)8，来更新程式计数器8之位址，同时在此分歧指令(BJMP)之时，不执行伫列缓冲器(queue buffer)2之清除(flush)。

主权项

1.一种微处理器,包括:主记忆体;伫列缓冲器,储存从此主记忆体所预先找取之指令;程式记数器,产生记忆着主记忆体上之接着实行之指令之位址;指令解码器,解读从上述伫列缓冲器所输出之指令之;以及伫列控制部,使用上述程式记数器之输出,执行对于上述伫列缓冲器之指令之输入出控制;其特征在于:上述指令解码器,一旦认知从上述伫列缓冲器所输入之指令,为既定之分歧指令时,即藉由此分歧指令,将被指定之分歧目的地之前面为止之指令,当作该分歧指令之运算元来处理,并将含有上述运算元部分之该分歧指令之指令字组长,输出至上述程式计数器,来更新程式计数器之位址,同时不执行伫列缓冲器之清除。2.如申请专利范围第1项所述的微处理器,其中于上述分歧目的地之指定上,使用标记(label)。3.如申请专利范围第1项所述的微处理器,其中于上述分歧目的地之指定上,指定了该分歧指令和分歧目的地之相对位址。4.如申请专利范围第3项所述的微处理器,其中上述伫列控制器,残存了从现在被实行之指令开始,事先被设定之既定相对位址份前之复数之指令,来执行上述伫列缓冲器之输入出控制;而可以将负的相对位址,指定为上述相对位址。5.一种微处理器,包括:主记忆体;伫列缓冲器,储存从此主记忆体所预先找取之指令;程式记数器,产生记忆着主记忆体上之接着实行之指令之位址;指令解码器,解读从上述伫列缓冲器所输出之指令;以及伫列控制部,使用上述程式记数器之输出,执行对于上述伫列缓冲器之指令之输入出控制;其特征在于:上述指令解码器,一旦认知从上述伫列缓冲器所输入之指令,为既定之分歧指令时,即藉由此分歧指令,将被指定之分歧目的地之前面为止之指令,当作NOP指令来处理,并将该分歧指令与NOP指令份之指令字组长,输出至上述程式计数器,来更新程式计数器之位址,同时不执行伫列缓冲器之清除。图式简单说明:第1图系表示有关于本发明之微处理器之内部构造例之方块图。第2图系表示为了说明本发明之实施例1之指令列之图。第3图系表示为了说明本发明之实施例2之指令列之图。第4图系表示为了说明本发明之实施例3之指令列之图。第5图系表示为了说明本发明之实施例4之指令列之图。