| 主权项 |
1.一种可微缩化双位元快闪记忆细胞元,至少包含:一个属于第一导电型的半导体基板;一个细胞元区具有一个主动区位于两个浅凹槽隔离之间且形成于该半导体基板之上并分成三个区域:一个第一侧边区、一个闸区、及一个第二侧边区,而该闸区介于该第一侧边区及该第二侧边区之间,其中上述之主动区具有一个第一导电层形成于一个第一闸介电层之上及该浅凹槽隔离区的每一区具有一个突出场氧化物层;一个属于第二导电型的共源/泄扩散区以自动对准方式布植掺杂于该第一/第二侧边区的该主动区内并以该闸区作为一个离子布植罩幕;一个第一侧边墙介电垫层形成于该闸区的每一个侧边墙及置于该第一/第二侧边区内之该源/泄扩散区及相邻两个蚀平突出场氧化物层所组成之一个第一/第二平坦床的一部份表面上;一个第二导电层形成对该第一侧边墙介电垫层外之该第一/第二平坦床上以作为一条位元线;一个平面化厚二氧化矽层形成于该第一/第二侧边区内之该第二导电层及该第一侧边墙介电垫层之上;一对漂浮闸层经由形成于该闸区之每一个内侧边墙及置于由该第一导电层和相邻之该突出场氧化物层所组成的一个平坦表面上之一对第二侧边墙介电垫层来定义和成形,其中位于该对第二侧边墙介电垫层之间的该第一导电层及该第一闸介电层系循序地被去除以形成一个选择闸区及一个该第一导电型的离子布植区以自动对准方式布植该掺杂于该选择闸区的该半导体基板内;一个第二闸介电层至少置于该第一/第二侧边区内之该平面化厚二氧化矽层、一对漂浮闸结构、位于该对第二侧边墙介电垫层间之该突出场氧化物层、及位于该对漂浮闸间的一个半导体表面之上;以及一个平面化第三导电层与一个第一连线金属层形成于该第二闸介电层之上并同时径由一个成形的硬质罩幕层来成形及蚀刻以形成与该位元线互为垂直的一条字线,其中上述之成形的硬质罩幕层至少包含一个罩幕介电层对准于该主动区之上及两个侧边墙介电垫层形成于该罩幕介电层的侧边墙上。2.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之对漂浮闸结构至少包含该对第二侧面墙介电垫层存留于该对漂浮闸层之上。3.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之对漂浮闸结构至少包含该对漂浮闸层且该对第二侧边墙介电垫层于未形成该第二闸介电层之前业已被去除。4.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之第一闸介电层系作为一个穿透介电层之用且系一个热二氧化矽层成一个氮化(nitrided)热二氧化矽层,其厚度介于80埃和120埃之间。5.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之第一闸介电层系作为一个储存单元且系一个二氧化矽-氮化矽-二氧化矽(ONO)结构或一个氮化矽-二氧化矽结构的一个复合(composite)介电层,其厚度介于50埃和100埃之间。6.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之第一侧边墙介电垫层系由二氧化矽所组成且系由低压化学气相堆积法(LPCVD)来制造,其垫层(spacer)宽度系介于100埃和1000埃之间。7.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之第二导电层系由掺杂复晶矽所组成且系由低压化学气相堆积法来制造并更进一步布植一个高剂量的该掺杂质以作为形成一个属于该二导电型的高掺杂扩散区于该共源/泄扩散区之每一区的一个掺杂质扩散源。8.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之选择闸区内之离子布植区至少包含一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿禁止区(punch-through stop)。9.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之第二闸介电层系由高温氧化物(HTO)方法所形成的一个二氧化矽层或一个复合介电层诸如一个二氧化矽-氮化矽-二氧化矽(ONO)结构或一个氮化矽-二氧化矽结构,其等效二氧化矽厚度系介于150埃和300埃之间。10.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之平面化第三导电层系一个平面化掺杂复晶矽层覆盖有一个自动对准金属矽化物层或一个具有一个平面化矽化钨或钨形成于一个平面化掺杂复晶矽层内之一个复合导电层。11.如专利申请范围第1项所述之可微缩化双位元快闪记忆细胞元,其中上述之第二侧边墙介电垫层系由氮化矽、氧氮化矽(oxynitrides)或二氧化矽所组成且利用低压化学气相堆积法来制造。12.一种无接点双位元快闪记忆阵列,至少包含:一个属于第一导电型的半导体基板;复数平行浅凹槽隔离(STI)区及复数主动区(AA's)交变地形成于该半导体基板上,其中上述之复数平行浅凹槽隔离区的每一区系填满一个突出场氧化物层及该复数主动区系填满一个第一导电层置于一个第一闸介电层之上;复数共管线区及复数闸区交变地形成于该半导体基板上并与该复数平行浅凹槽隔离区互为垂直,其中上述之闸区系经由一个罩幕光阻步骤来形成且因而可微缩化;第二导电型的复数共源/泄扩散区形成于沿着该复数共管线区的每一区之该复数主动区的该半导体基板内;一个第一平坦床形成于该复数共管线区且交变地由该复数共源/泄扩散区及复数蚀平突出场氧化物层所组成;一个第一侧边墙介电垫层形成于该复数闸区的每一个侧边墙及置于该第一平坦床的一部份表面上;一个第二导电层形成于该复数共管线区之一对该第一侧边墙介电垫层之间的该第一平坦床之上以作为一条位元线;一个平面化厚二氧化矽层形成于该第二导电层及该对之该第一侧边墙介电垫层;复数对漂浮闸层藉由形成于该复数闸区之每一区的每一个内侧边墙之一对第二侧边墙介电垫层来成形且置于由该第一导电层及该突出场氧化物层所交变地组成的一个平坦表面上;复数离子布植区以自动对准方式形成于该对第二侧边墙介电垫层之间的该主动区之该半导体基板内,其中上述之复数离子布植区的每一区至少包含一个该第一导电型的浅离子布植区以作为临界电压的调整及一个该第一导电型的深离子布植区以形成一个抵穿禁止区;复数第一连线金属层与复数控制/选择闸积体化连结置于第二闸介电层之上并同时利用一组硬质罩幕层来成形及蚀刻以形成与该位元线垂直之复数字线,其中上述之组硬质罩幕层的每一个形成于该复数第一连线金属层每一个之上至少包含一个罩幕介电层对准于该主动区之上及两个侧面墙介电垫层形成于该罩幕介电层的侧边墙。13.如专利申请范围第12项所述之无接点双位元快闪记忆阵列,其中上述之对第二侧边墙介电垫层系由氮化矽所组成且于形成该第二闸介电层之前已被选择性地去除。14.如专利申请范围第12项所述之无接点双位元快闪记忆阵列,其中上述之对第二侧边墙介电垫层系由氮化矽或二氧化矽所组成且于该第二闸介电层之后仍然存留于该复数对漂浮闸层之上。15.如专利申请范围第12项所述之无接点双位元快闪记忆阵列,其中上述之对第一侧边墙介电垫层系由二氧化矽所组成且利用高温氧化物(HTO)堆积法或低压化学气相法来制造。16.如专利申请范围第12项所述之无接点双位元快闪记忆阵列,其中上述之第一闸介电层系作为一个穿透介电层且系一个热二氧化矽层或一个氮化热二氧化矽层,其厚度系介于80埃和120埃之间。17.如专利申请范围第12项所述之无接点双位元快闪记忆阵列,其中上述之第一闸介电层系作为一个储存单元,且系一个二氧化矽-氮化矽-二氧化矽(ONO)结构或一个氮化矽-二氧化矽结构的一个复合介电层,其等效二氧化矽厚度系介于50埃和100埃之间。18.如专利申请范围第12项所述之无接点双位元快闪记忆阵列,其中上述之第二闸介电层系一个二氧化矽层且其厚度介于150埃和500埃之间或一种复合介电层诸如一个二氧化矽-氮化矽-二氧化矽(ONO)结构或一个氮化矽-二氧化矽结构且其等效二氧化矽的厚度介于100埃和500埃之间。19.如专利申请范围第12项所述之无接点双位元快闪记忆阵列,其中上述之第二导电层系由掺杂复晶矽层所组成且进一步高剂量离子布植该掺杂质以作为形成一个该第二导电型的高掺杂扩散区于该复数共源/泄扩散区之每一区之内的一个掺杂质扩散源。20.如专利申请范围第12项所述之无接点双位元快闪记忆阵列,其中上述之复数控制/选择闸层的每一个系一个平面化掺杂复晶矽层覆盖有一个金属矽化物层或一个平面化矽化钨或钨层形成于一个平面化掺杂复晶矽层之内所组成。图式简单说明:图一A及图一B显示先前技术的结构图,其中图一A系显示一个双位元快闪记忆细胞元的剖面图及图一B系显示图一A所示之一个双位元快闪记忆细胞元的顶视图。图二A至图二C显示本发明的结构图,其中图二A(a)系显示本发明之第一内涵的一种可微缩化双位元快闪记忆细胞元沿着图二B所标示之A-A'线的剖面图;图二A(b)系显示本发明之第二内涵的一种可微缩化双位元快闪记忆细胞元沿着图二B所标示之A-A'线的剖面图;图二B系显示本发明之一种无接点双位元快闪记忆阵列的顶视建构图;以及图二C显示本发明之一种无接点双位元快闪记忆阵列的电路图。图三A至图三F揭示制造本发明之一种可微缩化双位元快闪记忆细胞元及其无接点双位元快闪记忆阵列的一种浅凹槽隔离结构之制程步骤及其剖面图。图四A、图四B、图四C、图四D、图四E、图四F、图四G(a)、图四G(b)、图四H(a)、图四H(b)、图四I(a)及图四I(b)揭示制造本发明之一种可微缩化双位元快闪记忆细胞元及其无接点双位元快闪记忆阵列的制程步骤及其剖面图。图五A(a)至图五A(c)揭示图四I(a)中所示之本发明的一种无接点双位元快闪记忆阵列之各种剖面图。图五B(a)至图五B(c)揭示图四I(b)所示之本发明的一种无接点双位元快闪记忆阵列之各种剖面图。 |
