| 主权项 |
1.一种半导体记忆体,具有多级管线结构,其包含:一二级管线结构;以及该二级管线结构之外,置于感应放大器与一般资料线之间的资料暂存器。2.根据申请专利范围第1项之记忆体,其中感应放大器结构可感应并放大自第一时脉信号之后,选定的记忆体单元之资料。3.根据申请专利范围第1项之记忆体,其中资料暂存器包含:一自我闩锁电路;一连接于自我闩锁驱动电路输出之反相器闩锁;以及连接于反相器闩锁输出之中间驱动电路。4.根据申请专利范围第1项之记忆体,其中资料暂存器之输出连接于一般资料线,以及其中一般资料线被建构为预先充电至高电压水准。5.根据申请专利范围第1项之记忆体,其中该资料暂存器建构以闩锁感应放大器输出的资料,并输出闩锁的资料以回应第二时脉周期。6.根据申请专利范围第1项之记忆体,其进一步包含:一第二资料暂存器,建构以闩锁其他资料暂存器输出的资料,并输出闩锁的资料,作为第三时脉信号的回应;以及一输出驱动器,用于接收第二资料暂存器输出的资料,并向外输出该闩锁的资料。7.根据申请专利范围第5项之记忆体,其中第二资料暂存器有一内部三级闩锁与一二级传输闸极。8.一种同步管线半导体记忆体,其包含:一记忆体单元阵列,包含衆多记忆体单元;一时脉缓冲器,建构以接收一外部时脉信号,并产生第一时脉信号,第二时脉信号,及第三时脉信号;一输入缓冲器,建构以接收外部地址,以回应第一时脉信号,并输出该地址;一解码器,建构以解码由输入缓冲器输出的地址,进入相关的列与行选择信号,并输出该列与行选择信号志记忆体单元阵列,以选择一记忆体单元;一感应放大器,建构以感应及放大来自选定记忆体单元的资料,以回应感应放大器启动信号,并输出该经放大的资料;一第一资料暂存器,被建构以储存由感应放大器输出的放大的资料;一中间驱动电路,被建构以提供储存于第一资料暂存器中的资料,制止资料线,以回应第二时脉信号;一输出缓冲器,被建构已缓冲器,并输出主资料线上的资料;以及一第二资料暂存器,被建构以储存由输出缓冲器输出的资料,并提供储存的资料至输出驱动器,以回应第三时脉信号。9.根据申请专利范围第8项之记忆体,其中第一资料暂存器包含:一自我闩锁驱动电路;以及连接于自我闩锁驱动电路输出之反相器闩锁。10.根据申请专利范围第8项之记忆体,其中主资料线是连接于中间驱动电路之输出终端,且被建构以预先充电至高电压水准。11.根据申请专利范围第8项之记忆体,其中第二资料暂存器有一内部三级闩锁与二级传输闸极。12.一种操作同步半导体记忆体之方法,其包含:在第一时脉周期中,闩锁来自区块感应放大器输出之资料,至连接于输出缓冲器前端之第一资料暂存器;在第二时脉周期中,闩锁经闩锁之资料,至连接于输出缓冲器后端之第二资料暂存器;以及在第三时脉周期中,经由一输出驱动器,向外输出储存在第二资料暂存器上的闩锁资料。13.根据申请专利范围第12项之方法,其进一步包含:感应并放大来自于根据外部地址信号而选择的记忆单元之资料,以制造区块感应放大器之输出资料;以及安排第一资料暂存器以接收来自区块感应放大器输出终端所输出的资料。14.根据申请专利范围第12项之方法,其中来自第一资料暂存器的闩锁资料,提供给主资料线。15.根据申请专利范围第14项之方法,其中时脉周期的量测是由外部时脉信号输入,至资料由第一资料暂存器闩锁至主资料线的时间。16.根据申请专利范围第12项之方法,其中将来自区块感应放大器所输出的资料闩锁至第一资料暂存器,包含了在第一资料暂存器中的自我闩锁电路中自我闩锁输出的资料。17.一同步管线半导体记忆体,其包含:一记忆体单元阵列,包含衆多记忆体单元;一区块感应放大器,用于感应并放大回应感应放大器启动信号而选择的记忆体单元之资料,该感应放大器启动信号在外部时脉信号之第一时脉周期中被转换;第一资料暂存器,用于闩锁由区块感应放大器输出之资料,及用于回应第二时脉信号,输出经闩锁的资料;第二资料暂存器,被建构以闩锁由第一资料暂存器输出之资料,以及回应第三时脉信号,输出闩锁的资料,该第三时脉信号在外部时脉的第三时脉周期中被转换;以及一输出驱动器,被建构以接收由第二资料暂存器输出的闩锁资料,以及向外输出该闩锁的资料。18.根据申请专利范围第17项之记忆体,其中第一资料暂存器的闩锁资料输出至主资料线,以及其中记忆体进一步包含一输出缓冲器,被安排以接收主资料线上的资料,以及被建构以缓冲器并传送闩锁资料至第二资料暂存器。19.一同步管线半导体记忆体,其包含:一记忆体单元阵列,包含衆多记忆体单元;一区块感应放大器,用于感应并放大回应感应放大器启动信号而选择的记忆体单元之资料,该感应放大器启动信号在外部时脉信号之第一时脉周期中被转换;一连接于区块感应放大器输出之第一资料暂存器,该第一资料暂存器被建构以闩锁由区块感应放大器输出之资料,以及回应第二时脉,输出闩锁资料至主资料线,该第二时脉在第二时脉周期中被转换;一输出缓冲器,被安排已接收并传送由主资料线输出之闩锁资料;以及连接于输出缓冲器与输出驱动器之间的第二资料暂存器,被建构以接收来自输出缓冲器之闩锁资料,并回应第三时脉信号,闩锁及输出闩锁资料至输出驱动器,该第三时脉信号在第三时脉周期中被转换。20.根据申请专利范围第18项之记忆体,其中周期时间是由闩锁资料由外部时脉信号的输入,至输出并显现在主资料线上的时间所决定。图式简单说明:图1为依据先前技艺,同步半导体记忆体之方块图;图2为说明图1中同步半导体记忆体操作周期之时程图;图3为说明一传统二级同步半导体记忆体读取操作的时程图;图4为说明依据本发明之较佳具体实施例而建构的同步半导体记忆体之方块图;图5为图4之半导体元件之读取操作之时程图;图6为进一步说明建构图4之半导体记忆体之方块图;图7为概要电路图,说明建构一区块感应放大器与图6中方块形式所示的第一资料暂存器;以及图8为概要电路图,说明图4与6中方块格式所示的半导体记忆体之资料输出缓冲器,第二资料暂存器,以及输出驱动器。 |
