| 主权项 |
1.一种快闪记忆晶胞(Flash Memory Cell)之结构,至少包括:一基材,且该基材上至少包括一隔离区、一通道区、一沟渠位于该隔离区上、以及一源极(Source)与一汲极(Drain)分别位于该通道区之两侧,其中该隔离区之一尺寸以及该沟渠之一尺寸皆大于该通道区之一尺寸,且该隔离区之一范围以及该沟渠之一范围皆涵盖住全部之该通道区;一结晶半导体薄膜位于该沟渠之一部分上,且该结晶半导体薄膜之两侧分别与该源极以及该汲极连接;一氧化层;一浮置闸(Floating Gate);一介电层;以及一控制闸(Control Gate),其中该结晶半导体薄膜依序被该氧化层的一部分、该浮置闸的一部分、该介电层的一部分、以及该控制闸所环绕并包覆,且该沟渠之底部与该沟渠之侧壁依序被该氧化层之另一部分、该浮置闸之另一部分、该介电层之另一部分、以及该控制闸所覆盖。2.如申请专利范围第1项所述之快闪记忆晶胞之结构,其中该结晶半导体薄膜为该快闪记忆晶胞之一通道。3.如申请专利范围第1项所述之快闪记忆晶胞之结构,其中该氧化层为一穿隧氧化层(Tunneling Oxide Layer)。4.如申请专利范围第1项所述之快闪记忆晶胞之结构,其中该介电层为一氧化矽/氮化矽/氧化矽(ONO)堆叠结构。5.如申请专利范围第1项所述之快闪记忆晶胞之结构,其中该浮置闸之材料以及该控制闸之材料为复晶矽(Polysilicon)。6.如申请专利范围第1项所述之快闪记忆晶胞之结构,其中该结晶半导体薄膜系由一非晶矽(Amorphous)半导体材料经一再结晶(Recrystallization)步骤而形成。7.一种快闪记忆晶胞之结构,至少包括:一基材,且该基材上至少包括一隔离区、一通道区、以及一沟渠位于该隔离区上,其中该隔离区之一尺寸与该沟渠之一尺寸皆大于该通道区之一尺寸,且该隔离区之一范围与该沟渠之一范围皆涵盖住全部之该通道区;一源极以及一汲极分别位于该通道区之两侧;一结晶半导体薄膜横跨于部分之该沟渠上,且该结晶半导体薄膜分别与该源极以及该汲极连接,其中该结晶半导体薄膜与该沟渠之间具有复数个狭缝,且该结晶半导体薄膜与该沟渠之底部以及该沟渠之侧壁构成一中空区域;一氧化层,其中该氧化层之一部分环绕着该结晶半导体薄膜并将该结晶半导体薄膜包覆住,且该氧化层之另一部分覆盖在该隔离区以及该沟渠上;一浮置闸,其中该浮置闸的一部分环绕着该氧化层之该部分并将该氧化层之该部分包覆住,且该浮置闸的另一部分覆盖在该氧化层之该另一部分上;一介电层,其中该介电层之一部分环绕着该浮置闸之该部分并将该浮置闸之该部分包覆住,且该介电层之另一部分覆盖在该浮置闸之该另一部分上;以及一控制闸,其中该控制闸环绕并包覆住该介电层之该部分,且该控制闸并覆盖在该介电层之该另一部分以及部分之该基材上。8.如申请专利范围第7项所述之快闪记忆晶胞之结构,其中该结晶半导体薄膜系由一非晶矽半导体材料经一再结晶步骤而形成。9.如申请专利范围第7项所述之快闪记忆晶胞之结构,其中该结晶半导体薄膜为该快闪记忆晶胞之一通道。10.如申请专利范围第7项所述之快闪记忆晶胞之结构,其中该氧化层为一穿隧氧化层。11.如申请专利范围第7项所述之快闪记忆晶胞之结构,其中该浮置闸之材料以及该控制闸之材料为复晶矽。12.如申请专利范围第7项所述之快闪记忆晶胞之结构,其中该介电层为一内复晶矽介电层(IPD),且该介电层为一氧化矽/氮化矽/氧化矽堆叠结构。13.一种快闪记忆晶胞之制造方法,至少包括:提供一基材,且该基材上至少包括一隔离区、一沟渠、以及一通道区,其中该隔离区之一尺寸与该沟渠之一尺寸皆大于该通道区之一尺寸,且该隔离区之一范围与该沟渠之一范围皆涵盖住全部之该通道区;形成一牺牲层(Sacrificial Layer)覆盖该隔离区以及该沟渠,且该牺牲层填满该沟渠;形成一第一结晶半导体薄膜于该通道区上,并覆盖在部分之该牺牲层上;移除该牺牲层,并暴露出该沟渠之一底部以及该沟渠之一侧壁,藉以在该第一结晶半导体薄膜、该沟渠之该底部、以及该沟渠之该侧壁之间形成一中空区域,并使得该第一结晶半导体薄膜与该沟渠之间形成复数个狭缝;形成一氧化层,藉以使得该氧化层之一部分环绕包覆该第一结晶半导体薄膜,并使得该氧化层之另一部分覆盖在该沟渠之该底部以及该沟渠之该侧壁上;形成一浮置闸,藉以使得该浮置闸之一部分环绕包覆该氧化层之该部分,并使得该浮置闸之另一部分覆盖在该氧化层之该另一部分上;形成一介电层,藉以使得该介电层之一部分环绕包覆该浮置闸之该部分,并使得该介电层之另一部分覆盖在该浮置闸之该另一部分上;以及形成一控制闸覆盖该介电层。14.如申请专利范围第13项所述之快闪记忆晶胞之制造方法,其中形成该第一结晶半导体薄膜之步骤前,更至少包括形成一源极以及一汲极于该基材中,且该源极以及该汲极系分别位于该通道区之两侧。15.如申请专利范围第13项所述之快闪记忆晶胞之制造方法,其中形成该控制闸之步骤后,更至少包括形成一源极以及一汲极于该基材中,且该源极以及该汲极系分别位于该通道区之两侧。16.如申请专利范围第13项所述之快闪记忆晶胞之制造方法,其中该牺牲层与该基材以及该隔离区之间具有高蚀刻选择比(EtchingSelectivity),且该牺牲层之化学机械研磨率(CMP Rate)近似于该基材之化学机械研磨率。17.如申请专利范围第13项所述之快闪记忆晶胞之制造方法,其中形成该第一结晶半导体薄膜之步骤更至少包括:形成一非晶矽半导体薄膜覆盖在该基材以及该牺牲层上;进行一再结晶步骤,藉以使得覆盖在该牺牲层上之该非晶矽半导体薄膜转变成一第二结晶半导体薄膜;以及移除该通道区外之该第二结晶半导体薄膜,其中剩余之该第二结晶半导体薄膜即为该第一结晶半导体薄膜。18.如申请专利范围第17项所述之快闪记忆晶胞之制造方法,其中进行该再结晶步骤之一温度介于约500℃至约600℃之间。19.如申请专利范围第17项所述之快闪记忆晶胞之制造方法,其中进行该再结晶步骤之一时间介于约0.5小时至约6小时之间。20.如申请专利范围第13项所述之快闪记忆晶胞之制造方法,其中该第一结晶半导体薄膜为该快闪记忆晶胞之一通道。21.如申请专利范围第13项所述之快闪记忆晶胞之制造方法,其中该浮置闸之材料以及该控制闸之材料为复晶矽。22.如申请专利范围第13项所述之快闪记忆晶胞之制造方法,其中该介电层为一内复晶矽介电层,且该介电层为一氧化矽/氮化矽/氧化矽(ONO)堆叠结构。图式简单说明:第1图为绘示习知堆叠式闸极快闪记忆晶胞的结构剖面图;第2图至第15图为绘示本发明之一较佳实施例之快闪记忆晶胞的制造流程图,其中第3图为第2图之上视图,第7图为第6图之上视图,第8图为第9图之上视图,第10图为第11图与第12图之上视图,第13图为第14图与第15图之上视图 |
