| 发明名称 | 时钟产生电路,锁相环电路,半导体装置以及设计方法 | ||
| 摘要 | 作级联连接的多个延时线各自包含有由输入和切断时钟的二个开关元件和共同连接到开关元件的延迟元件组成的、作级联连接的多个延时单元的时钟产生电路。以及包含有这种时钟产生电路的PLL电路和半导体装置。此时钟产生电路的一个延时线中的延时单元的数量K可按下式计算：K≥〔{1/(2·N·Fref)}-(Tmul)〕/(Tdmin)。 | ||
| 申请公布号 | CN1101955C | 申请公布日期 | 2003.02.19 |
| 申请号 | CN96105440.9 | 申请日期 | 1996.04.23 |
| 申请人 | 三菱电机株式会社 | 发明人 | 泽井克典;岛津之彦 |
| 分类号 | G06F1/00;H03L7/00 | 主分类号 | G06F1/00 |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 酆迅 |
| 主权项 | 1.时钟产生电路，其中在多个作级联连接的延时线(DL1…)中输入第一时钟(CLKin)，根据第一时钟(CLKin)和各延时线(DL1…)所输出的第二时钟(CLB，…)的逻辑运算产生第一时钟(CLKin)频率的倍频第三时钟(CLKout)，其特征是各延时线(DL1…)包含有由通断时钟的二个开关元件(TG1，TG3)与共同连接到开关元件(TG1，TG3)的延时元件(I2)组成的、作级联连接的多个延时单元(U0…)。 | ||
| 地址 | 日本东京都 | ||