| 主权项 |
1.一种半导体记忆元件,包括:一记忆胞阵列,含有复数个记忆胞;一缺陷位址程式化装置,用以回应一外部区域施加的一第一控制讯号与一位址讯号,在一封装阶段于该些记忆胞上程式化一缺陷记忆胞的一备份控制讯号与一缺陷位址;一备份许可讯号产生装置,当该位址与该缺陷位址相符时,回应该备份控制讯号产生一比较相符讯号;一输出装置,以在一测试操作期间回应一第二控制讯号,输出该比较相符讯号到到一外部区域;以及一模式控制讯号设定装置,用以回应来自于一外部区域的一命令讯号与一模式设定讯号,设定该第一与该第二控制讯号之状态。2.如申请专利范围第1项所述之元件,其中该输出装置进一步对应于该第二控制讯号输出该备份控制讯号。3.如申请专利范围第1项所述之元件,其中该模式控制讯号设定装置包括:一模式设定纪录器,以在封装阶段的一测试操作期间,对应于该命令讯号与该模式设定讯号来设定该第一控制讯号、一测试模式讯好与一正常模式讯号之状态;一控制讯号产生装置,当该测试模式讯号为该第二控制讯号时,自一外部区域产生一讯号,并对应于该正常模式讯号抑制该第二控制讯号。4.如申请专利范围第3项所述之元件,其中该控制讯号产生装置包括:一CMOS传送闸极,用以对应于该测试模式讯号传送自该外部区域提供之讯号;一第一闭锁,用以反转并锁住该CMOS传送闸极之一输出讯号;一反转器,用以反转该第一闭锁之一输出讯号以产生该第二控制讯号;以及一重置电晶体,以对应于该正常模式讯号重新设定该第二控制讯号。5.如申请专利范围第1项所述之元件,其中该缺陷位址程式化装置包括:一备份控制讯号产生电路,以对应于该第一控制讯号产生一备份控制讯号;以及一缺陷位址程式化电路,以对应于该第一控制讯号接收该位址以程式化一引信,因此该缺陷位址会被程式化。6.如申请专利范围第5项所述之元件,其中该备份控制讯号产生电路包括:一第一引信,连接在一电源电压与一第一终端之间;一第一NMOS电晶体,依序连接在该第一终端与一接地电压之间,用以接收该位址与该第一控制讯号;以及一第二闭锁,用以反转与锁住该第一终端欲输出的一输出讯号。7.如申请专利范围第5项所述之元件,其中该缺陷位址程式化电路包括:一第二引信,连接在一电源电压与一第二终端之间;一第二NMOS电晶体,依序连接在该第二终端与一接地电压之间,用以接收该位址与该第一控制讯号;以及一第三闭锁,用以反转与锁住该第二终端欲输出的一输出讯号。8.如申请专利范围第2项所述之元件,其中该输出装置包括:一讯号输出装置,用以对应于该第二控制讯号,输出该备份控制讯号与该比较相符讯号;以及一资料输出缓冲器,用以在一测试操作期间自该讯号输出电路缓冲并输出一讯号到一外部区域。9.一种半导体记忆元件,包括:一记忆胞阵列,含有复数个记忆胞的;一缺陷位址程式化装置,用以回应一外部区域施加的一第一控制讯号与一位址讯号,在一封装阶段于该些记忆胞上程式化一缺陷记忆胞的一备份控制讯号与一缺陷位址;一外部装置,用以在一测试操作期间回应一第二控制讯号,将该缺陷位址程式化装置输出的该缺陷位址输出到一外部区域上;以及一模式控制讯号设定装置,用以回应来自于一外部区域的一命令讯号与一模式设定讯号,设定该第一与该第二控制讯号的状态。10.如申请专利范围第9项所述之元件,其中该输出装置进一步对应于该第二控制讯号输出该备份控制讯号。11.如申请专利范围第9项所述之元件,其中该模式控制讯号设定装置包括:一模式设定纪录器,以在封装阶段的一测试操作期间,对应于该命令讯号与该模式设定讯号来设定该第一控制讯号、一测试模式讯好与一正常模式讯号之状态;以及一控制讯号产生装置,当该测试模式讯号为该第二控制讯号时,自一外部区域产生一讯号,并对应于该正常模式讯号抑制该第二控制讯号。12.如申请专利范围第11项所述之元件,其中该控制讯号产生装置包括:一CMOS传送闸极,用以对应于该测试模式讯号传送自该外部区域提供之讯号;一第一闭锁,用以反转并锁住该CMOS传送闸极之一输出讯号;一反转器,用以反转该第一闭锁之一输出讯号以产生该第二控制讯号;以及一重置电晶体,以对应于该正常模式讯号重新设定该第二控制讯号。13.如申请专利范围第9项所述之元件,其中该缺陷位址程式化装置包括:一备份控制讯号产生电路,以对应于该第一控制讯号产生一备份控制讯号;以及一缺陷位址程式化电路,以对应于该第一控制讯号接收该位址以程式化一引信,因此该缺陷位址会被程式化。14.如申请专利范围第13项所述之元件,其中该备份控制讯号产生电路包括:一第一引信,连接在一电源电压与一第一终端之间;一第一NMOS电晶体,依序连接在该第一终端与一接地电压之间,用以接收该位址与该第一控制讯号;以及一第二闭锁,用以反转与锁住该第一终端欲输出的一输出讯号。15.如申请专利范围第13项所述之元件,其中该缺陷位址程式化电路包括:一第二引信,连接在一电源电压与一第二终端之间;一第二NMOS电晶体,依序连接在该第二终端与一接地电压之间,用以接收该位址与该第一控制讯号;以及一第三闭锁,用以反转与锁住该第二终端欲输出的一输出讯号。16.如申请专利范围第10项所述之元件,其中该输出装置包括:一讯号输出装置,用以对应于该第二控制讯号,输出该备份控制讯号与该比较相符讯号;以及一资料输出缓冲器,用以在一测试操作期间自该讯号输出电路缓冲并输出一讯号到一外部区域。17.一种在一半导体记忆元件中确认一程式化缺陷位址的方法,其中该半导体记忆元件包括具有复数个记忆胞的一记忆胞阵列,以及用以回应一外部区域施加的一第一控制讯号与一位址讯号,在一封装阶段于该些记忆胞上程式化一缺陷记忆胞的一备份控制讯号与一缺陷位址的一缺陷位址程式化装置,此方法包括:对应于施加在一外部区域的一命令讯号与一模式设定讯号,产生一第一控制讯号;对应该第一控制讯号与自一外部区域供应之一缺陷位址来程式化该缺陷位址程式化装置,以产生一备份控制讯号与一缺陷位址;对应于该命令讯号与该模式设定讯号产生一第二控制讯号;以及当自一外部区域提供的该位址与该缺陷位址相符时,对应于该第二控制讯号输出一比较相符讯号到一外部区域上。18.如申请专利范围第17项所述之方法,进一步包括对应于该第二控制讯号输出该备份控制讯号。19.一种在一半导体记忆元件中确认一程式化缺陷位址的方法,其中该半导体记忆元件包括具有复数个记忆胞的一记忆胞阵列,以及用以回应一外部区域施加的一第一控制讯号与一位址讯号,在一封装阶段于该些记忆胞上程式化一缺陷记忆胞的一备份控制讯号与一缺陷位址的一缺陷位址程式化装置,此方法包括:对应于施加在一外部区域的一命令讯号与一模式设定讯号,产生一第一控制讯号;对应该第一控制讯号与自一外部区域供应之一缺陷位址来程式化该缺陷位址程式化装置,以产生一备份控制讯号与一缺陷位址;对应于该命令讯号与该模式设定讯号产生一第二控制讯号;以及对应于该第二控制讯号输出一比较相符讯号到一外部区域上。20.如申请专利范围第19项所述之方法,进一步包括对应于该第二控制讯号输出该备份控制讯号。图式简单说明:第1图为习知的一种半导体记忆元件的结构方块图;第2图为第1图之半导体记忆元件的列与行的备份引信程式化电路之结构方块图;第3图为第2图之列与行的备份引信程式化电路中的一个引信电路之结构方块图;第4图为第2图之列与行的备份引信程式化电路的主引信电路的结构方块图;第5图为依照本发明一较佳实施例的一种半导体记忆元件的结构方块图;第6图为第5图之半导体记忆元件中产生控制讯号的电路之电路方块图;第7图为第5图之半导体记忆元件中资料输出缓冲器的结构方块图;第8图为依照本发明另一较佳实施例之一种半导体记忆元件之结构方块图;以及第9图为第8图之半导体记忆元件的列与行的备份引信程式化电路之结构方块图。 |
