| 主权项 |
1.一种资料错误更正方法,使用于全响应通道系统中,前述方法包含:从一储存媒体上获得一读取信号,并将前述读取信号转换为位元资料,且前述位元资料以NRZI格式记录于前述储存媒体;以及以维特比检测方式决定前述位元资料中位元状态的转变是否在一预设连续长度限制区间内发生。2.如申请专利范围第1项所述之资料错误更正方法,其中前述位元状态的转变系指逻辑"H"转变为逻辑"L"。3.如申请专利范围第1项所述之资料错误更正方法,其中前述位元状态的转变系指逻辑"L"转变为逻辑"H"。4.如申请专利范围第1或2或3项所述之资料错误更正方法,其中前述预设连续长度限制区间为位元状态连续d+1个位元保持逻辑"H"的状态不变。5.如申请专利范围第4项所述之资料错误更正方法,其中前述d=2。6.如申请专利范围第1项所述之资料错误更正方法,其中前述位元资料的値为0或1。7.如申请专利范围第6项所述之资料错误更正方法,其中前述维特比检测方式包含计算一组支路矩阵値。8.如申请专利范围第7项所述之资料错误更正方法,其中前述支路矩阵値为0或1。9.如申请专利范围第7项所述之资料错误更正方法,其中前述计算支路矩阵値的电路由一反相器实施。10.如申请专利范围第6或8项所述之资料错误更正方法,其中前述位元资料的値与前述支路矩阵値由一个位元表示。11.一种资料错误更正方法,使用于全响应通道系统中,前述方法包含:从一储存媒体上获得一读取信号,并将前述读取信号转换为位元资料;以及以维特比检测方式决定前述位元资料中位元状态的转变是否在一预设连续长度限制区间内发生。12.如申请专利范围第11项所述之资料错误更正方法,其中前述预设连续长度限制区间为位元状态在连续d+1个位元区间保持逻辑状态不变。13.如申请专利范围第12项所述之资料错误更正方法,其中前述d=2。14.如申请专利范围第11项所述之资料错误更正方法,其中前述维特比检测方式所处理的前述位元资料値为0或1。15.如申请专利范围第11或12或14项所述之资料错误更正方法,其中前述维特比检测方式的状态图中不包含在前述预设连续长度限制区间内发生位元状态的转变。16.如申请专利范围第15项所述之资料错误更正方法,包含更正前述位元资料中在前述预设连续长度限制区间内发生位元状态转变的位元値。17.如申请专利范围第14项所述之资料错误更正方法,其中前述维特比检测方式的支路矩阵値为0或1。18.如申请专利范围第17项所述之资料错误更正方法,其中前述计算支路矩阵値的电路由一反相器实施。19.如申请专利范围第11项所述之资料错误更正方法,其中前述位元资料为NRZI格式。20.如申请专利范围第14或17项所述之资料错误更正方法,其中前述位元资料的値与前述支路矩阵値由一个位元表示。图式简单说明:图一为一已经记录资料的碟片表面的放大图。图二为维特比检测器的架构方块图。图三为光碟系统读取通道的架构图。图四为一包含错误的RLL编码重现信号的示意图,说明了资料码、记录资料波形、相对应光碟片凹槽、理想重现信号、理想NRZI、实际重现信号以及实际NRZI彼此间的对应关系。图五为本发明资料错误更正较佳实施例的系统架构图。图六为本发明较佳实施例的状态图,其中RLL编码系满足码限制d=2的限制。图七为图六所示状态图的格网图。图八为本发明较佳实施例支路矩阵値计算电路之电路方块图。图九为本发明较佳实施例加法比较选择电路之电路方块图。图十为本发明较佳实施例路径记忆单元之电路方块图。 |
