| 主权项 |
1.一种选择性记忆体刷新电路,用以刷新一记忆体阵列,该记忆体阵列系由复数条行与列排列而成,且具有复数条字元线,其中各该些行分别对应各该些字元线,该选择性记忆体刷新电路包括:复数个字元线刷新选择电路,分别耦接到各该些字元线,用以判断各该些字元线于一刷新周期中是否进行刷新,各该些字元线刷新选择电路更包括:一字元线位址闩锁器,用以接收一字元线预解码讯号、一释放讯号与一启动讯号,并输出一字元线闩锁讯号;以及一字元线刷新比较电路,接收该字元线预解码讯号与该字元线闩锁讯号进行比较后,再传送至一字元线驱动器,其中,当启动讯号启动该字元线时,该字元线闩锁讯号为一第一准位讯号,用以指示连接该字元线上的数个记忆胞中有储存资料;当送出该释放讯号时,该字元线闩锁讯号为一第二准位讯号,用以指示连接该字元线上的该些记忆胞中没有储存资料,其中,于该刷新周期中,当该字元线闩锁讯号为该第一准位讯号,则对该字元线进行刷新;当该字元线闩锁讯号为该第二准位讯号,则不对该字元线进行刷新。2.如申请专利范围第1项所述之选择性记忆体刷新电路,其中该字元线刷新比较电路为一组合逻辑电路。3.如申请专利范围第2项所述之选择性记忆体刷新电路,其中该组合逻辑电路为一反及闸(NAND)。4.如申请专利范围第2项所述之选择性记忆体刷新电路,其中该字元线位址闩锁器更包括:一第一反相器,用以接收该字元线预解码讯号;一第一PMOS电晶体,其源极耦接至一电压源,闸极耦接至该第一反相器之输出;一第二PMOS电晶体,其源极耦接至该第一PMOS电晶体之汲极,闸极则接收该释放讯号;一第一NMOS电晶体,其汲极耦接至该第二PMOS电晶体之汲极,闸极则接收该启动讯号;一第二NMOS电晶体,其汲极耦接至该第一NMOS电晶体之源极,闸极则接收该字元线预解码讯号;以及一闩锁器,耦接至该第一NMOS电晶体之汲极,并且输出该字元线闩锁讯号。5.如申请专利范围第4项所述之选择性记忆体刷新电路,其中该闩锁器更包括一第二反相器与一第三反相器,以回授方式连接而成。6.如申请专利范围第1项所述之选择性记忆体刷新电路,更包括复数个局部感测放大器控制电路,分别耦接于该记忆体阵列的每一行,用以控制各该行所连接之一局部感测放大器之开关。7.如申请专利范围第6项所述之选择性记忆体刷新电路,其中各该些局部感测放大器控制电路更包括:一开关电路,用以接收一重置讯号,该开关电路耦接至该记忆体阵列的该行;一闩锁电路,耦接至该记忆体阵列的该行,用以依据该重置讯号,输出一局部感测放大器控制讯号给该局部感测放大器。8.如申请专利范围第7项所述之选择性记忆体刷新电路,其中该闩锁器系由两个反相器,以回授方式连接而成。9.一种选择性记忆体刷新方法,用以刷新一记忆体阵列,该记忆体阵列系由复数条行与列排列而成,且具有复数条字元线,其中各该些行分别对应各该些字元线,该选择性记忆体刷新方法包括:进入一刷新周期;判断各该些字元线上的数个记忆胞是否有资料储存;当该字元线有储存资料时,对该字元线进行刷新动作,而当该字元线没有储存资料时,略过对该字元线之刷新动作;判断是否所有该些字元线皆处理完毕;以及当有该些字元线均处理完毕时,则结束该刷新周期。10.如申请专利范围第9项所述之选择性记忆体刷新方法,更包括在该刷新周期结束后,关闭各该行所连接之一局部感测放大器。图式简单说明:第1图系绘示本发明之字元线位址闩锁器的方块图;第2图绘示第1图中之字元线位址闩锁器的电路实施范例;第3图系绘示第1图所示之字元线闩锁器中各个讯号与资料的操作时序图;第4图系绘示局部感测放大器的控制电路示意图;以及第5图绘示本发明之记忆体选择性刷新方法的流程式意图。 |
