| 主权项 |
1.一种半导体记忆装置,具有一半导体记忆元件,该 半导体记忆元件包括: 一单一导电型半导体基板,该基板提供一突出部位 ,该突出部位具有一对相对的侧表面; 一对相反导电型的源极/汲极区,形成于上述突出 部位两表面上之半导体基板上; 一第一绝缘膜,覆盖于上述突出部位的上表面; 复数个第二绝缘膜,覆盖于上述突出部位的侧表面 及上述源极/汲极区; 一对浮置闸,设置于上述突出部位的侧表面上,分 别经由上述复数个第二绝缘膜与上述侧表面及源 极/汲极区相对; 复数个第三绝缘膜,形成于上述浮置闸上;以及 一控制闸,该控制闸分别经由第一绝缘膜与上述突 出部位的上表面相对,并经由上述第三绝缘膜与上 述浮置闸相对。2.如申请专利范围第1项所述之半 导体记忆装置,其中上述突出部位的一表面区域设 置于上述源极区与汲极区之间,且该表面区域由上 述突出部位的其中一侧表面经由一上表面延伸至 另一侧表面,形成一通道区域,而该对浮置闸则作 为电荷蓄积区域用以蓄积电荷,藉由该对浮置闸可 对应每一元件形成二个位元,而于相对的浮置闸内 电荷蓄积与否的状态结合,可得四个数値状态。3. 如申请专利范围第1项所述之半导体记忆装置,其 中该突出部位为藉由上述半导体基板上的一半导 体层所形成。4.如申请专利范围第1项所述之半导 体记忆装置,其中以行列方向排列设置复数个上述 半导体记忆元件。5.一种半导体记忆装置,包括: 一单一导电型半导体基板,其上于行方向间隔设置 有复数个带状突出部位,每突出部位具有一对相对 的侧表面; 一对相反导电型的源极/汲极区,形成于上述带状 突出部位两表面上之半导体基板上; 复数个第一绝缘膜,覆盖于上述带状突出部位的上 表面; 复数个第二绝缘膜,覆盖于上述带状突出部位的侧 表面及源极/汲极区; 复数对浮置闸,沿着上述带状突出部位的侧表面间 隔设置,分别经由上述复数个第二绝缘膜与上述带 状突出部位的侧表面及源极/汲极区相对; 复数个第三绝缘膜,形成于上述浮置闸上;以及 复数个控制闸,沿着列方向间隔设置,该控制闸分 别经由上述第一绝缘膜与上述带状突出部位的上 表面相对,并经由上述第三绝缘膜与该等浮置闸相 对; 其中复数个半导体记忆元件,设置于该等控制闸及 该等带状突出部位的相交区域。6.如申请专利范 围第5项所述之半导体记忆装置,其中该带状突出 部位为藉由上述半导体基板上的一半导体层所形 成。7.如申请专利范围第5项所述之半导体记忆装 置,其中设置于相邻带状突出部位之该等记忆元件 共享设置于该等相邻带状突出部位间之该源极/汲 极区。8.如申请专利范围第5项所述之半导体记忆 装置,其中一设置于一行带状突出部位之该等半导 体记忆元件之间的区域,该区域扮演一元件隔离层 之作用,其一导电杂质之浓度高于该等半导体记忆 元件形成的区域。9.如申请专利范围第5项所述之 半导体记忆装置,其中该控制闸与源极/汲极区经 由一绝缘膜彼此相对,该绝缘膜位于设置于相邻带 状突出部位间之凹部的该等浮置闸之间的区域,且 该绝缘膜之厚度较位于浮置闸下的绝缘膜为厚。 10.一种半导体记忆装置之制造方法,包括下列步骤 : 形成一具有一对相对侧表面的突出部位,此步骤系 利用遮罩对半导体基板做选择性蚀刻; 利用遮罩于该突出部位两侧的半导体基板之表面 区域导入相反导电型杂质,使得相反导电型源极/ 汲极区分别形成于该突出部位的两侧,以使该突出 部位位于其间; 形成一绝缘膜于该突出部位之上表面、两侧表面 以及该等源极/汲极区的表面; 形成一第一导电膜于整体表面; 非等向蚀刻该第一导电膜以形成一对浮置闸,该对 浮置闸为经由该绝缘膜与该突出部位之侧表面及 该等源极/汲极区相对; 形成复数绝缘膜于该等浮置闸的表面; 形成一第二导电膜于整体表面;以及 图形处理该第二导电膜以形成一控制闸,该控制闸 为经由上述突出部位之上表面的绝缘膜而与该突 出部位之上表面相对,并经由该等浮置闸表面之绝 缘膜而与该等浮置闸相对。11.一种半导体记忆装 置之制造方法,其中于一半导体基板上以行列方向 排列设置有复数个半导体记忆元件,该方法包括下 列步骤: (i)于一单一导电型之半导体基板上形成复数个依 行向排列的带状图形层,每层包含一耐氧化膜; (ii)蚀刻上述带状图形层两侧暴露出之半导体基板 ,以形成复数个带状突出部位,每一带状突出部位 并具有一对相对的侧表面; (iii)藉由离子植入形成相反导电型的源极/汲极区, 该源极/汲极区形成于该等带状突出部位之两侧表 面之半导体基板表面层; (iv)暴露上述带状图形层的该等耐氧化膜; (v)形成一新的耐氧化膜于整体表面; (vi)藉由分别非等向蚀刻该层新的耐氧化膜以形成 一侧边绝缘膜,该绝缘膜为由该等带状突出部位的 两侧表面上的该层新的耐氧化膜所形成的; (vii)利用选择性氧化该等源极/汲极区的表面,于上 述侧边绝缘膜间的源极/汲极区形成厚的绝缘膜, 该选择性氧化为利用上述侧边绝缘膜及上述带状 图形层的耐氧化膜作为遮罩。 (viii)当移除该厚绝缘膜,暴露带状突出部位的表面 及半导体基板,之后于暴露的表面上形成一绝缘膜 ; (ix)形成一第一导电膜于整体表面; (x)非等向蚀刻该第一导电膜以于该等带状突出部 位的两侧表面上形成第一及第二导电侧边,该等导 电侧边为经由上述绝缘膜而分别与上述厚绝缘膜 的尾端部分重叠; (xi)于上述第一及第二导电侧边的表面上形成复数 绝缘膜,该等绝缘膜之膜厚较上述厚绝缘膜之厚度 为薄; (xii)形成一第二导电膜于整体表面; (xiii)利用图形处理该第二导电膜而形成复数个带 状控制闸,该等带状控制闸为沿着列方向间隔设置 ;以及 (xiv)顺序移除相邻控制闸间的绝缘膜、第一及第 二导电侧边以使元件隔离,并分别于该等控制闸下 之带状突出部位的两侧表面上形成第一及第二浮 置闸。12.如申请专利范围第11项所述之半导体记 忆装置之制造方法,其中每一带状图形层为由一下 绝缘膜、一耐氧化膜及一上绝缘膜所组成。13.如 申请专利范围第11项所述之半导体记忆装置之制 造方法,其步骤进一步包含: 于步骤(iii)之前进一步于带状突出部位的侧表面 上及带状突出部位两侧上的半导体基板表面上形 成一绝缘膜。14.如申请专利范围第11项所述之半 导体记忆装置之制造方法,其中于步骤(xi)所述之 形成于第一及第二导电侧边的表面上之复数绝缘 膜,为由任一三层绝缘膜及一单层氧化膜所组成, 该三层绝缘膜为由一氧化膜、一氮化膜及一氧化 膜积层而得。15.如申请专利范围第11项所述之半 导体记忆装置之制造方法,其步骤进一步包含: 于步骤(xiv)之后,进一步藉由于相邻控制闸间的带 状突出部位植入一导电型杂质,形成复数个元件隔 离层,该等元件隔离层包含较该等控制闸下之带状 突出部位高的该导电型杂质浓度。16.一种半导体 记忆装置之驱动方法,驱动之该半导体记忆元件包 含:一单一导电型半导体基板,该基板提供一突出 部位,该突出部位具有一对相对的侧表面;一对相 反导电型的源极/汲极区,形成于上述突出部位两 表面上之半导体基板上;一第一绝缘膜,覆盖于上 述突出部位的上表面;复数个第二绝缘膜,覆盖于 上述突出部位的侧表面及源极/汲极区;一对浮置 闸,设置于上述突出部位的侧表面上,分别经由上 述复数个第二绝缘膜与上述侧表面及源极/汲极区 相对;复数个第三绝缘膜,形成于上述浮置闸上;一 控制闸,该控制闸分别经由第一绝缘膜与上述突出 部位的上表面相对,并经由上述第三绝缘膜与该等 浮置闸相对,其中上述突出部位的一表面区域设置 于上述源极区与汲极区之间,且该表面区域由上述 突出部位的其中一侧表面经由一上表面延伸至另 一侧表面,形成一通道区域,该方法包含下列步骤: 提供电压于作为汲极的上述源极区与汲极区及该 控制闸,以于通道内制造高能电荷;以及 经由该第二绝缘膜将上述高能电荷射入该汲极侧 的该浮置闸,于该浮置闸内蓄积电荷,以用于控制 半导体记忆元件的临界电压。17.如申请专利范围 第16项所述之半导体记忆装置之驱动方法,其步骤 在蓄积电荷于该浮置闸内,以用于控制半导体记忆 元件的临界电压之后,进一步包含: 侦测一汲极电流,该汲极电流流经一作为源极的源 极/汲极区及另一作为汲极的源极/汲极区;接着侦 测一汲极电流,该汲极电流流经一作为汲极的源极 /汲极区及另一作为源极的源极/汲极区。18.如申 请专利范围第17项所述之半导体记忆装置之驱动 方法,其步骤在侦测试汲极电流之后,进一步包含: 于该蓄积电荷的浮置闸侧的该源极/汲极区及该控 制间间提供一抹除电压,以将蓄积于该浮置闸内的 电荷释放至该蓄积电荷的浮置闸侧的该源极/汲极 区。19.一种半导体记忆装置之驱动方法,驱动之该 半导体记忆元件包含:一单一导电型半导体基板, 该基板提供一突出部位,该突出部位具有一对相背 对的侧表面;一对相反导电型的源极/汲极区,形成 于上述突出部位两表面上之半导体基板上;一第一 绝缘膜,覆盖于上述突出部位的上表面;复数个第 二绝缘膜,覆盖于上述突出部位的侧表面及源极/ 汲极区;一对浮置闸,设置于上述突出部位的侧表 面上,分别经由上述复数个第二绝缘膜与上述侧表 面及源极/汲极区相对;复数个第三绝缘膜,形成于 上述浮置闸上;一控制闸,该控制闸分别经由第一 绝缘膜与上述突出部位的上表面相对,并经由上述 第三绝缘膜与该等浮置闸相对,其中上述突出部位 的一表面区域设置于上述源极区与汲极区之间,且 该表面区域由上述突出部位的其中一侧表面经由 一上表面延伸至另一侧表面,形成一通道区域,该 方法包含下列步骤: 编程第一位元,该第一位元为第一二位元数値或第 二二位元数値,其中该第一二位元数値为电荷因受 到提供于该控制闸及一源极/汲极区间的编程电压 而射入或蓄积于一浮置闸的状态,其中该第二二位 元数値为电荷未蓄积于该浮置闸的状态; 编程第二位元,该第一位元为第三二位元数値或第 四二位元数値,其中该第三二位元数値为电荷因受 到提供于该控制闸及另一源极/汲极区间的编程电 压而射入或蓄积于另一浮置闸的状态,其中该第四 二位元数値为电荷未蓄积于该另一浮置闸的状态; 读取第一位元,该第一位元为第一二位元数値或第 二二位元数値,该第一二位元数値反映出一第一汲 极电流値,而该第二二位元数値反映出一大于该第 一汲极电流値的第二汲极电流値,读取方式为藉由 提供一读取电压至该另一作为汲极的源极/汲极区 及该作为源极的源极/汲极区,以侦测一流经该源 极及该汲极的汲极电流; 读取第二位元,该第二位元为第三二位元数値或第 四二位元数値,该第三二位元数値反映出一第三汲 极电流値,而该第四二位元数値反映出一大于该第 三汲极电流値的第四汲极电流値,读取方式为藉由 提供一读取电压至该作为汲极的源极/汲极区及该 另一作为源极的源极/汲极区,以侦测一流经该源 极及该汲极的汲极电流;以及 利用提供一抹除电压将蓄积于任一浮置闸内的电 荷释放出而抹除数据,该抹除电压为经由一控制闸 而提供于至少一源极/汲极区及该半导体基板间。 图式简单说明: 第1A图系表示习知技艺之半导体记忆装置的平面 图; 第1B图系表示沿第1A图中线段I-I进行剖切的剖面图 ; 第2图系表示本发明中半导体记忆装置之一实施例 之透视图; 第3A图系表示第2图中实施例之部分平面图; 第3B至3C图系表示第3A图中依线段II-II及线段III-III 进行剖切的一组剖面图; 第4图系表示如本发明实施例之半导体记忆元件, 其闸外围部分之偶合电容的等义电路图; 第5图系表示如本发明实施例之半导体记忆元件之 电路图,其中该半导体记忆元件包含驱动电路及复 数个依行列方式排列的电晶体; 第6A图系为解释本发明中半导体记忆装置之驱动 方法中的编程方法之剖面图; 第6B图系表示编程操作中非选择半导体记忆元件 之一剖面图; 第7A至7D图系为解释本发明中半导体记忆装置之驱 动方法中的读取方法之剖面图; 第8图系表示汲极电压-汲极电流在四数値状态中 开与关状态时的特性; 第9图系为解释本发明中半导体记忆装置之驱动方 法中的抹除数据方法之剖面图; 第10A至10P图系表示依本发明实施例之半导体记忆 装置之制造方法,其结构之剖面图,其中第10A至10N 图对照于沿第3A图中线段II-II所取之剖面图,而第10 O至10P图为一组对照于沿第3A图中线段II-II及线段 III-III所取之剖面图; 第11A至11B图系表示依本发明实施例之半导体记忆 装置之制造方法,其另一结构之平面图; 第12图系表示本发明实施例之半导体记忆装置,其 另一结构之剖面图。 |
