| 主权项 |
1.一种形成一闸极介电质之方法,系包括有步骤:a.形成一低介电常数介电层覆盖于一半导体结构上;b.形成一空介电层覆盖于该低介电常数介电层上;c.图案化该空介电层及该低介电常数介电层,以在该空介电层中形成一第一闸极开口、及在该低介电常数介电层中形成一第二闸极开口;d.选择性等向蚀刻该空介电层直到该低介电常数介电层,以展开该第一闸极开口,而形成一阶梯状闸极开口;e.形成一高介电常数介电层覆盖于该空介电层上及覆盖于该阶梯状闸极开口中;及f.形成一闸极电极于高介电常数介电层上。2.如申请专利范围第1项所述之方法,其中该低介电常数介电层包括有氟代二氧化矽。3.如申请专利范围第1项所述之方法,其中该高介电常数介电层包括有ZrSiO4。4.如申请专利范围第1项所述之方法,其中该高介电常数介电层包括有ZrO2.Ta2O5.TiO2.Si3N4.或A12O3。5.如申请专利范围第1项所述之方法,其中轻掺杂源极及汲极区系形成靠近于该闸极电极,以致于该高介电常数介电层扩大的距离为该轻掺杂源极及汲极区长度的10%内。6.如申请专利范围第1项所述之方法,其中轻掺杂源极及汲极区系形成靠近于该闸极电极,以致于该高介电常数介电层扩大的距离为包括有Si3N4的长度。7.如申请专利范围第1项所述之方法,其中该低介电常数介电层具有一个在30埃到100埃之间的厚度,且该高介电常数介电层具有一个在10埃到100埃之间的厚度。8.如申请专利范围第1项所述之方法,其中该阶梯状开口具有一个在0.08微米到0.50微米之间的宽度,及一个在0.01微米到0.02微米之间的台阶宽度。9.如申请专利范围第1项所述之方法,尚包括有步骤:g.移除空介电层;h.形成轻掺杂源极及汲极区于该半导体结构中且靠近该闸极电极;i.形成间隙壁靠近于该闸极电极;及j.形成源极及汲极区于该半导体结构中且靠近该间隙壁。10.如申请专利范围第9项所述之方法,其中该低介电常数介电层扩大覆盖至少一部份的该轻掺杂源极及汲极区。11.一种具有一不同介电常数区域的闸极介电质之半导体闸极,包括有:a.一阶梯状闸极电极,系具有一个在其中心的厚度比在其边缘大的共面顶表面;b.一低介电常数介电质区,系位于闸极每个边缘的闸极电极之下;及c.一高介电常数介电质区,系位在低介电常数介电质区之上,且接触该闸极电极的底部及侧边。12.如申请专利范围第11项所述之半导体闸极,其中该低介电常数介电质区包括有氟代二氧化矽。13.如申请专利范围第11项所述之半导体闸极,其中该高介电常数介电质区包括有ZrSiO4。14.如申请专利范围第11项所述之半导体闸极,其中该高介电常数介电质区包括有ZrO2.Ta2O5.TiO2.Ni2N4或A12O3。15.如申请专利范围第11项所述之半导体闸极,其中该低介电常数介电质区具有一个30埃到100埃之间的厚度、及该介电常数介电质区具有一个10埃到100埃之间的厚度。16.如申请专利范围第11项所述之半导体闸极,其中该阶梯状闸极电极具有一个在0.08微米到0.50微米之间的宽度、及一个在0.01微米到0.02微米之间的台阶宽度17.如申请专利范围第11项所述之半导体闸极,尚包括有:d.轻掺杂源极及汲极区,系靠近于该闸极电极;e.间隙壁,系靠近于该闸极电极;及f.源极及汲极区,系靠近于该间隙壁。18.如申请专利范围第11项所述之半导体闸极,其中该低介电常数介电质区扩大覆盖至少一部份的该轻掺杂源极及汲极区。19.如申请专利范围第17项所述之半导体闸极,其中该高介电常数介电质区扩大的距离为该轻掺杂源极及汲极区长度的10%内。20.如申请专利范围第17项所述之半导体闸极,其中该高介电常数介电质区扩大的距离为该轻掺杂源极及汲极区的长度。图式简单说明:第1图至第6图系为横剖面图,系说明本发明一种形成一具有不同介电常数区域的闸极介电质之制程。 |
