| 主权项 |
1.一种具有原处形成单元电阻器之电子结构,包含:一具有位于其上之第一绝缘材料层之经前置处理基板;形成于该第一绝缘材料层上之第一多个导电元件;叠加于该等第一多个导电元件与该第一绝缘材料层上之第二绝缘材料层;多个电阻性通道,该等电阻性通道具有至少100-cm之电阻率,且形成于该第二绝缘材料层,其中该等第一多个导电元件之每一导电元件与该等多个电阻性通道之至少一电阻性通道形成电气通讯;与形成于该第二绝缘材料层上之第二多个导电元件,该等导电元件之每一导电元件皆与该等多个电阻性通道之至少一电阻性通道形成电气通讯。2.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该经前置处理基板是一具有位于其上之第一电介质材料之半导体晶圆。3如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该经前置处理基板是利用一电气绝缘材料来形成,且该电气绝缘材料是自一包含玻璃,陶瓷与聚合物材料之群组中选出。4.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等多个电阻性通道是利用一耐火金属矽氮材料来形成。5.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等多个电阻性通道是利用一耐火金属矽氮材料来形成,其中该耐火金属是自一包含Ta,Nb,V,W与Ti之群组中选出。6.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其申该等多个电阻性通道可利用TaSiN来形成,TaSiN具有下列组成:介于大约10原子百分率及大约55原子百分率间之Ta,介于大约10原子百分率及大约45原子百分率间之Si,与介于大约30原子百分率及大约80原子百分率间之N。7.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等多个电阻性通道皆具有介于大约0.1微米及大约100微米间之直径,与介于大约10奈米及大约1000奈米间之高度。8.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等多个电阻性通道具有最好至少150-cm之电阻率。9.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等多个电阻性通道是藉由沉积一TaSiN薄膜层于多个通孔来形成,其中该TaSiN薄膜层具有介于大约0.3M-/square及大约1M-/square间之薄膜电阻。10.如申请专利范围第9项之一种具有原处形成单元电阻器之电子结构,其中该薄膜电阻最好是介于大约1K-/square与大约10K-/square之间。11.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等多个电阻性通道可进一步具有最好大约1微米之直径,与最好大约100奈米之高度。12.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等第一多个导电元件与该等第二多个导电元件是利用一材料来形成,该材料是自一群组中选出,且该群组包含掺杂质之多晶矽,金属矽化物,复晶矽-金属矽化物,耐火金属,铝,铜,与前述元件之合金。13.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等第一多个导电元件之每一导电元件与该等多个电阻性通道之二通道形成电气通讯,且该二通道彼此邻接。14.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,其中该等第二多个导电元件之每一导电元件与该等多个电阻性通道之二通道形成电气通讯,且该二通道彼此邻接。15.如申请专利范围第1项之一种具有原处形成单元电阻器之电子结构,进一步包含:第三绝缘材料层,其中第三绝缘材料叠加于该等第二多个导电元件与该第二绝缘材料层之上;第二多个电阻性通道,该等电阻性通道具有至少100-cm之电阻率,且形成于该第三绝缘材料层,其中该等第二多个导电元件之每一导电元件与该等第二多个电阻性通道之至少一电阻性通道形成电气通讯;与第三多个导电元件,该等导电元件形成于该第三绝缘材料层之上,且每一导电元件皆与该等第二多个电阻性通道之至少一电阻性通道形成电气通讯;因而该等第二多个电阻性通道之至少一电阻性通道与该等第一多个电阻性通道之至少一电阻性通道形成电气通讯。16.一种形成一具有原处单元电阻器之半导体结构的方法,包含下列步骤:提供一具有平坦顶表面之经前置处理基板;沉积第一绝缘材料层于该经前置处理基板之该平坦顶表面;形成第一多个导电元件于该第一绝缘材料层之上;沉积第二绝缘材料层于该等第一多个导电元件与该第一绝缘材料层之上;形成多个通孔于该第二绝缘材料层,且该等通孔之每一通孔暴露该等第一多个导电元件之一导电元件;沉积一具有至少100-cm之电阻率之电阻性金属于该等多个通孔,以形成多个电阻性通道;与形成第二多个导电元件于该第二绝缘材料层之上,其中该等第二多个导电元件之每一导电元件与该等多个电阻性通道之至少一电阻性通道形成电气通讯。17.如申请专利范围第16项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含以TaSiN来沉积该电阻性金属之步骤。18.如申请专利范围第16项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含,在有氮之下,藉由溅镀一Ta-Si合金标的来沉积该电阻性金属之步骤。19.如申请专利范围第16项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含,在有氮之下,藉由自Ta与Si标的同时溅镀来沉积该电阻性金属之步骤。20.如申请专利范围第16项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含下列步骤:藉由以直流至少50瓦之溅镀功率自一Ta标的,与以射频至少300瓦之溅镀功率自一Si标的,同时溅镀来沉积该电阻性金属。21.如申请专利范围第16项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含藉由蒸发或化学气相沉积来沉积该电阻性金属之步骤。22.如申请专利范围第16项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含藉由活性离子蚀刻(RIE),运用一光罩,来图样化一层该电阻性金属之步骤。23.如申请专利范围第22项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含藉由使用一C12/O2或C12气体来执行该RIE之步骤。24.如申请专利范围第16项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含形成该等多个通孔之步骤,其中每一通孔具有介于大约10奈米及大约1000奈米间之高度,与介于大约0.1微米及大约100微米间之直径。25.如申请专利范围第16项之一种形成一具有原处单元电阻器之半导体基板的方法,进一步包含下列步骤:藉由化学机械研磨,自该第二绝缘材料层之一顶表面移除过多之电阻性金属。26.一种具有一原处形成单元电阻器之电子结构,该原处形成单元电阻器与一电容器形成电气通讯,且该电子结构包含:一单元电阻器,该单元电阻器是藉由位于该电子结构之不同位准之第一导电元件与第二导电元件来形成,该二导电元件是藉由一电阻性通道来连接,该电阻性通道可藉由一具有至少100-cm之电阻率之材料来形成;与一电容器,且该电容器与该单元电阻器并列及形成电气通讯。27.如申请专利范围之第26项之一种具有一原处形成单元电阻器之电子结构,该原处形成单元电阻器与一电容器形成电气通讯,其中该电容器可为一深沟电容器,或一堆叠电容器。28.如申请专利范围之第26项之一种具有一原处形成单元电阻器之电子结构,该原处形成单元电阻器与一电容器形成电气通讯,其中该单元电阻器与该电容器形成电气串联连接。29.如申请专利范围之第26项之一种具有一原处形成单元电阻器之电子结构,该原处形成单元电阻器与一电容器形成电气通讯,其中该单元电阻器与该电容器形成电气并联连接。30.如申请专利范围之第26项之一种具有一原处形成单元电阻器之电子结构,该原处形成单元电阻器与一电容器形成电气通讯,其中该单元电阻器电气连接至该电容器,及位于该电容器之上。31.如申请专利范围之第26项之一种具有一原处形成单元电阻器之电子结构,该原处形成单元电阻器与一电容器形成电气通讯,其中该单元电阻器电气连接至该电容器,及位于该电容器之下。32.如申请专利范围之第26项之一种具有一原处形成单元电阻器之电子结构,该原处形成单元电阻器与一电容器形成电气通讯,其中该电阻性通道是利用一耐火金属矽氮材料来形成,且该耐火金属是自一包含Ta,Nb,V,W与Ti之群组中选出。33.如申请专利范围之第26项之一种具有一原处形成单元电阻器之电子结构,该原处形成单元电阻器与一电容器形成电气通讯,其中该电阻性通道是形成为具有介于大约0.1微米及大约100微米间之直径,与介于大约10奈米及大约1000奈米间之高度。图式简单说明:图1A本发明之电子结构之一放大,横截面图,以展示沉积于第一绝缘材料层上之第一导电材料层;图1B是图1A之本发明电子结构之一放大,横截面图,其中第一导电材料层图样化成为第一多个导电元件;图1C是图1B之本发明电子结构之一放大,横截面图,其中第二绝缘材料层沉积于其上;图1D是图1C之本发明电子结构之一放大,横截面图,其中多个通孔形成于第二绝缘材料层;图1E是图1D之本发明电子结构之一放大,横截面图,其中一电阻性材料沉积于该等多个通孔,以形成多个电阻性通道;图1F是图1E之本发明电子结构之一放大,横截面图,其中第二导电层沉积于该等多个电阻性通道之上;图1G是图1F之本发明电子结构之一放大,横截面图,其中第二导电材料层图样化成为第二多个导电元件,且每一该等导电元件皆与该等多个电阻性通道之至少一电阻性通道形成电气通讯;图2A是类似于图1G所展示之本发明电子结构之一放大,横截面图,但是第一导电材料层形成于一绝缘基板之内;图2B是图2A之本发明电子结构之一平面图;图3是本发明之电子结构之一放大,横截面图,其中第一金属通道连接至一接地滙流排,且第二金属通道连接至一电源或Vdd;图4是一传统之平板电容器/扩散电阻器与本发明之深沟电容器/高密度电阻器所占之晶片面积的比较;图5是一展示本发明之另一实例之电路图,其中单元电阻器堆叠于一深沟电容器之上;图6A是一DRAM装置之一深沟电容器之一放大,横截面图,其中本发明之高密度单元电阻器连接至于其上(未受到展示);图6B是图6A之深沟电容器之电路示意图。 |
