消弭导电层结构间介电层中锁孔问题的方法

摘要

本发明系揭露一种消弭导电层结构间介电层中锁孔(key hole)问题的方法，以二阶段制作导电层结构之间隙壁 ，可避免传统导电层结构之间隙壁上端过宽(over hang) 而造成介电层中之锁孔问题，以解决后续所制作的两 电容器间短路的现象。首先，依一般制程步骤形成导 电层结构；接着，沉积第一间隙壁介电质层，并蚀刻 之以形成第一间隙壁，再接着沉积第二间隙壁介电质 层，并蚀刻之以形成第二间隙壁；最后，沉积导电层 结构间介电层，将不会产生锁孔。

主权项

1.一种消弭导电层间介电层中锁孔(keyhole)问题的方法,系应用于积体电路后段制程,其步骤包括:(a)提供一已完成前段制程之半导体基板,所述半导体基板上已形成有导电层结构,所述导电层结构的上端具有一层硬式护罩(hard mask),及一薄层氧化矽覆盖于所述硬式护罩之上;(b)沉积第一氮化矽层于所述基板上;(c)以垂直方向非均向性蚀刻所述第一氮化矽层,形成第一氮化矽间隙壁(spacer),其中该第一氮化矽间隙壁之高度系低于该硬式护罩之上表面;(d)沉积第二氮化矽层于所述基板上;(e)以垂直方向非均向性蚀刻所述第二氮化矽层,形成第二氮化矽间隙壁,以完成所述导电层结构间隙壁之制作;(f)沉积一层导电层间介电氧化层(intepoly oxide; IPO)。2.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述导电层结构系为复晶矽层。3.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述导电层结构系为复晶矽层及矽化金属(silicide)层所形成之复晶矽化金属复层结构(polycide)。4.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述硬式护罩系为氮化矽。5.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述导电层结构上端之薄层氧化矽的厚度系介于50到300之间。6.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述第一氮化矽层系采用电浆辅助式化学气相沉积法(Plasma-Enhanced Chemical Vapor Deposition;PECVD)所形成。7.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述第一氮化矽层的厚度系介于300到3000之间。8.如申请专利范围第7项所述消弭导电层间介电层中锁孔问题的方法,其中所述第一氮化矽层的厚度系介于500到1000之间9.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述蚀刻第一氮化矽层系采用垂直方向之非均向性乾蚀刻法(anisotropic dryetching)。10.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述第二氮化矽层系采用电浆辅助式化学气相沉积法(Plasma-EnhancedChemical Vapor Deposition;PECVD)所形成。11.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述第二氮化矽层的厚度系介于500到1500之间。12.如申请专利范围第11项所述消弭导电层间介电层中锁孔问题的方法,其中所述第二氮化矽层的厚度系介于1000到1500之间13.如申请专利范围第1项所述消弭导电层间介电层中锁孔问题的方法,其中所述蚀刻第二氮化矽层系采用垂直方向之非均向性乾蚀刻法(anisotropic dry etching)。l4.一种消弭导电层间介电层中锁孔(keyhole)问题的方法,系应用于积体电路后段制程,其步骤包括:(a)提供一已完成前段制程之半导体基板,于所述半导体基板表面上沉积一薄层蚀刻终止层;(b)于所述薄层蚀刻终止层上形成导电层结构;(c)沉积一层氧化矽层于所述基板上;(d)以垂直方向非均向性蚀刻所述氧化矽层,形成第一间隙壁(spacer),其中该第一间隙壁之高度系低于该蚀刻终止层之上表面;(e)沉积一层氮化矽层于所述基板上;(f)以垂直方向非均向性蚀刻所述氮化矽层,形成第二间隙壁,其中该第二间隙壁之高度系低于该第一间隙壁之高度,以完成所述导电层结构间隙壁之制作;沉积一层导电层间介电氧化层(intepoly oxide; IPO)。l5.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述基板表面上之薄层蚀刻终止层的厚度系介于50到300之间。16.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述基板表面上之薄层蚀刻终止层可为氮化矽层。17.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述基板表面上之薄层蚀刻终止层可为氮氧化矽(Oxynitride)层。18.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述导电层结构系为复晶矽层。19.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述导电层结构系为复晶矽层及矽化金属(silicide)层所形成之复晶矽化金属复层结构(polycide)。20.如申请专利范围第17项所述消弭导电层间介电层中锁孔问题的方法,其中所述导电层结构之复晶矽化金属层上方具有一层硬式护罩(hardmask)。21.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述(c)步骤的氧化矽层的厚度系介于500到1500之间。22.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述(d)步骤之蚀刻氧化矽层系采用垂直方向之非均向性乾蚀刻法(anisotropic dry etching)。23.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述(e)步骤的氮化矽层系采用电浆辅助式化学气相沉积法(Plasma-EnhancedChemical Vapor Deposition; PECVD)所形成。24.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述(e)步骤之氮化矽层的厚度系介于500到1500之间。25.如申请专利范围第12项所述消弭导电层间介电层中锁孔问题的方法,其中所述(f)步骤之蚀刻氮化矽层系采用垂直方向之非均向性乾蚀刻法(anisotropic dry etching)。图式简单说明:图一为积体电路中导电层结构间以自行对准接触窗方式形成电容器之结构上视图。图二A-B为习知技艺中于导电层结构间以自行对准接触窗方式制作电容器时,导电层结构间介电层中因锁孔问题而造成两个分离之电容器短路之剖面示意图。其中图二A系为沿图一AA'剖面,图二B系为沿图一BB'剖面。图三A为本发明第一实施例中于基板上沉积第一氮化矽层之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图三B为本发明第一实施例中于基板上形成第一氮化矽间隙壁之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图三C为本发明第一实施例中于基板上沉积第二氮化矽层之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图三D为本发明第一实施例中于基板上形成第二氮化矽间隙壁之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图三E为本发明第一实施例中于基板上沉积导电层结构间氧化矽层,并开启自行对准接触窗之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图四A为本发明第二实施例中于基板上沉积第一介电层(氧化矽)之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图四B为本发明第二实施例中于基板上形成第一间隙壁之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图四C为本发明第二实施例中于基板上沉积第二介电层(氮化矽)之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图四D为本发明第二实施例中于基板上形成第二间隙壁之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。图四E为本发明第二实施例中于基板上沉积导电层结构间氧化矽层,并开启自行对准接触窗之剖面示意图。其中(a)图系为沿图一AA'剖面,(b)图系为沿图一BB'剖面。